SoC IP介绍与设计挑战
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创意电子(Global Unichip Corp.；GUC)成立于1998年，是一家专业的Fabless ASIC设计服务公司，提供全系列先进制程的IP区块？功能组以及电路合成、设计服务技术，以及丰富有效率的设计资源，帮助客户在最短时间内，将其产品从概念、设计、系统验证到量产。2003年全球龙头晶圆代工厂台积电参与投资，成为最主要的投资股东。结合台积电专业的晶圆制造能力，以及双方紧密的策略联盟，提供更先进、更完整、更优质的设计服务与IC设计解决方案。
据创意电子美国研发中心资深处长 (USA R&D Center)徐仁泰先生指出，若以工艺技术？制程发展为纵轴，不同产品种类的应用为横轴，目前市面上产品可分为有线通讯、消费性产品、无线通讯以及计算装置4大面向，这4大面向曾经流行的产品，都经历过最早庞然大物的外型，到逐渐缩小、内部电路板元件高度密集的轻薄短小阶段。
例如早期电视机都是用真空管加映像管，后期进化到液晶面板搭配有IC的主机板，内部采用密密麻麻的真空管、晶体管；电脑也是，以前主机板密密麻麻几十颗IC，到今日主机板仅剩下主要的2颗IC芯片：CPU以及周边芯片，连以往的北桥芯片都整合到CPU里面。所以SoC系统整合是整个市场上的产品趋势。
序列？解序器SerDes的发展趋势
1980年代在PCI汇流排时代，当时采用Lumped-capacitance集总电容的线路设计，具备MultiDrop多点传输能力，传输速率约数十Mbps等级；到90年代导入终端电阻、来源时脉同步技术的Transmission line(T-Line)线路设计，把传输速度提升到100Mbps以上的等级，2003年代采用lossy Tansmission line电路设计，开始导入传送单一位元的SerDes序列？解序器，以及信号预强化？修正(Pre-emphasis)技术，由Transmitter作qeualization信号等量化的动作，再度成功的提高到1Gbps的传输等级。到现在走向10Gbps的高速串行传输技术，大家听到像是100Gbps Ethernet高速传输技术，之前由10条10Gbps组成，新的标准是用4条25Gbps就可以达成。目前创意已经有10Gbps的传输技术，25Gbps也在研发验证阶段。
一个标准的SerDes序列？解序器，由发送端(Transmitter；Tx)的Serializer、接收端(Receiver；Rx)的Deserializer、传输通道(Channel)以及Clock(时脉)等4个元件组成。Transmitter要做位元编码(line coding，如8/10b、64/66b)以及equalization信号等化，Receiver则要做解码、数据修复、时脉修复等动作。通道(Channel)是主机板上玻璃纤维PCB板(FR4 PCB)上从Tx到Rx的线距，这中间会有信号衰减(Insertion Loss)、信号反射损失(Return Loss)、近线上串音现象(NEXT/FEXT)等凑成的S信号传递衰减参数(S Parameter)，藉由在示波器上选Frequency Domain(频率区隔)方式去做解析。
SerDes有AC Coupled与DC Coupled的设计，DC Coupled线路在2个作电压不同的串行？解串行电路传输时，容易因电压差造成逆电流的情况，而AC Coupled线路上设计了双接地电容，可将逆电压造成的逆电流直接接地而避免造成线路损坏，因此当今SerDes设计趋势逐渐朝AC Coupled设计。
SerDes广泛用于各种高速传输界面
目前SerDes广泛应用于像是SerialATA(SATA)、SAS(Serial Atached SCSI)、USB 3.0、PCI Express、HDMI、发展中的DDR4存储器规格，以及跟网络相关的如XAUI (10 Gigabit Attachment Unit Interface)、10GbE、Fiber Channel等界面。例如XAUI是用4条3.125Gbps线路达成10Gbps传输速率，到下一代提升到25Gbps。
随着CPU时脉飞昇以及核心数量的增加，存储器技术从最早的SDRAM、DDR(200~400MHz)、DDR2(400~800MHz)到目前市场主流的DDR3(1,066~ 1,666MHz)，而三星于2011年1月刚提出高达2,133Gbps的DDR4存储器模块雏型，并且与各存储器控制器、业者进行验证以及JEDEC规格推广定案。
DDR4其规格潜力可达到4,266Gbps，存储器晶粒采用更低的1.2V工作电压，TSV(Through Silicon Via；矽晶穿孔)技术，并且将一改过去DDR/DDR2/DDR3使用的Parallel并列式界面驱动，改用点对点的SerDes串行式驱动，因此是1个通道只有1根DIMM的设计。
云端运算带动新兴SoC IP需求
在IAAS、SAAS、PAAS建构云端运算的服务中，徐处长认为主要的SoC IP应用会集中在云端设备的数据中心，像是存储装置所使用的SATA 6Gbps、服务器？网络界面用的PCI Express 3.0、10Gbps XAUI、以及主机板上的存储器如DDR2/DDR3/DDR4等，都是使用高速系统整合SoC IP的项目。
另一个Intel力推的Thunderbolt汇流排技术(原名：LightPeak)，它同时支持PCI Express与Display Port传输协定于一体，传输速率高达10Gbps，同时支持铜导线以及光纤缆线形式。目前Apple推出的MacBook Pro率先支持，这也是新兴高速SoC IP发展的一个重点项目。
另外在消费装置方面，像是显示器如HDTV、3DTV、机顶盒(Set Top Box)、游戏机如WII/PSP/XBOX、MID移动联网装置等等，都需要像是HDMI、DP、LVDS、SATA、USB 3.0等高速串行IP。
随着笔记本电脑、平板电脑以及智能手机、MID装置纷纷内建Wi-Fi、3.5G HSDPA协定，从2009到2012年，具备无线通讯传输技术的装置年复合成长率可达24%，是混合信号与射频IP应用所在，这里面也包含像是AC to DC、DC to AC类比数码信号转换、电源管理IP的整合；另外像微投影机、微型射频天线？微机电技术、陀螺仪？速度传感芯片等，也属于新兴SoC IP的发展项目。
高速SerDes IP设计的挑战
徐处长提到在高速SerDes串行IP设计面对的挑战上，有ISI(Inter-Symbol Interferences；波形干涉)、芯片内与芯片外的噪讯、矽晶封装与生产上的变异等因素。其中ISI波形干涉，就是高速传输下的信号衰减。他指出，设计者可藉由示波器量测到信号眼图(Eye Windows)，从中去判读接收端的眼边界(Receiver Eye Margins)，信号眼宽是频率？时间边界值，信号眼高代表电压边界值，任何衰减的信号波形在频率、电压边界值有一个容忍极限，一旦超过则信号便无法判别，这个形成无法判读的区域就是所谓信号？边界遮罩区(Mask Windows)。一个好的SerDes Transmitter发送器，其传送的信号眼要越大越好，相对的一个好的SerDes Receiver接受器，其Mask Windows则越小越好。
下一代传输速率10~25Gbps的SerDes，可选用两种信号调变？等量(Advanced adaptive equalization)的方式，一种是CTLE(Continue Time Linear Equalization)，另一种是DFE(Decision Feedback Equalization)，以因应高速串行信号传输时的波形衰减与等量化。在量测上可使用像是安捷伦Agilent J-BERT N4903A、Agilent Infiniium DCA-J示波器86100C，搭配Agilent波形产生器81133A即可。
徐处长展示一个由创意开发的SerDes IP电路量测图，在11Gbps速度下，其信号眼窗呈现的各种交错波形相当乾净；另外一个验证中的DDR SerDes IP电路，以及研发阶段的超高速25Gbps XFI/SerDes PHY IP电路，其信号眼以及时基误差(Jitter)的量测与信号等量化？修正的结果，也符合业界规范。
提供高速SerDes IP与SoC整合服务 迎接高速串行时代
目前创意提供全系列各制程的Function IP Block/Package，包含0.25um/0.18um/0.13um/90nm/65nm/40nm制程的量产化SRAM Cell/ROM/GP IO IP、65nm量产化且40nm硅片验证过的ARM9/11/Cortex A9 CPU IP，40nm验证过的DDR2/DDR3存储器IP与PCIe v1.0/2.0 IP、90nm硅片验证过的SATAI/II/III IP、40nm硅片验证？65nm发展中的LVDS显示界面IP。而以太网络使用的XAUI/SerDes 10Gbps IP通过40nm硅片验证且可混搭混合信号制程，更高速的25Gbps XFI SerDes IP也正在研发阶段；同样40纳米制程硅片的5Gbps PCIe Gen2实体层电路(PHY IP)，而40nm低功耗制程的USB 3.0 IP则已进入研发阶段。
创意电子提供以上这些IP区块、各种不同功能电路区块的组合(Package)，可以协助客户选用适当的IP区块以及功能组合；并评估设计上的整合程度，像是设计平台、布线，电容要做在PCB板子上还是在芯片内部，与制程选用等建议。
