创意电子推出新一代2.5D/3D APT平台 采用台积电最新3DFabric与先进制程技术

先进ASIC领导厂商创意电子(GUC)今日宣布推出新一代2.5D/3D先进封装技术(APT)平台，旨在加速高效能、高良率ASIC的设计周期并降低风险。此平台整合了台积电最新的3DFabric技术与先进制程节点，提供从矽验证IP到2.5D/3D封装的全方位解决方案，得以实现下一代设计。

这个新平台是基于创意电子于2022年推出的第一代2.5D/3D APT平台所建构。自那时起，创意电子便与台积电紧密合作，将其在逻辑制程与3DFabric技术上的重大创新整合至平台。

随着台积电从FinFET架构的 N5/N3节点进化至新一代Nanosheet架构的N2与A16，实现了前所未有的整合密度与效能扩展。同时，台积电的3DFabric创新技术，包括CoWoS、TSMC-SoIC及系统级晶圆(TSMC-SoWTM)，使得大型封装基板上多裸晶的2.5D/3D先进整合成为可能。

产业标准亦持续演进。最新的HBM4存储器界面将I/O倍增至2,048脚位，从而大幅提升带宽。同时，UCIe 裸晶对裸晶界面已获得业界广泛采用，数据传输速度从16Gbps提升至24Gbps、32Gbps，甚至更高。

创意电子里程碑与技术亮点

UCIe裸晶对裸晶IP：创意电子已于台积电N3与N5制程中提供UCIe-A32G/36G IP，现正开发64G版本，预计于2025年底投片。此外，UCIe-A IP也计划于2026年导入台积电2纳米制程。

与台积电SoIC-X整合：创意电子已成功于台积电N5制程中完成UCIe Face-Up IP投片，利用 TSV 应用于底层裸晶，实现未来节点中的垂直裸晶堆叠。

HBM4 IP：创意电子已于台积电 N3P 制程中完成 HBM4 PHY IP投片，达成12Gbps传输速率。该IP支持 CoWoS-L/R与SoW平台，并正移植至台积电N2P制程，预计于2026年投片。

GLink/UCIe-3D IP：在GLink-3D 1.0成功基础上，创意电子现在推出UCIe/GLink-3D 2.0 IP，可实现50 Tbps/mm²的带宽，其架构已透过台积电N2P制程验证。某主要客户已针对N3 over N5 ASIC完成一个定制化版本的投片。

与台积电深度合作

创意电子长期与台积电密切合作，共同开发经矽验证的IP与平台技术。此持续合作确保技术与台积电最新制程及3DFabric封装创新保持一致，协助客户降低设计风险并加速产品上市时程。

台积电生态系与联盟管理处处长Aveek Sarkar表示：「台积电持续与我们的Open Innovation Platform (OIP)合作夥伴紧密合作，如创意电子，共同为我们的先进制程与3DFabric技术开发IP解决方案。」「我们与创意电子在推动其2.5D/3D平台的最新合作，将有助于客户加速产品开发周期，并藉由我们的先进封装与制程技术实现次时代芯片设计。」

创意电子行销长Aditya Raina表示：「我们曾在HBM3 PHY与控制器领域取得业界领先地位，如今于2025 年再次以HBM4取得领先。」「我们的UCIe IP已展现无人能比的32Gbps传输速度，现正迈向64Gbps新纪元。我们为主要客户定制的GLink-3D 2.0 IP，已实现40 Tbps/mm²的带宽。这些技术成果，标志着真正 3D ASIC时代的来临。」

创意电子的新一代APT平台结合先进IP、经台积电认证的设计流程与量产经验，能够快速且低风险地开发新一代AI、高效能运算(HPC)与网络芯片。

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