GUC业界领先的TSMC SoIC-X专用UCIe Face-up IP完成投片

GUC UCIe LP Face-up IP亮点。GUC

先进ASIC领导厂商创意电子（GUC）本日宣布在台积电N5制程上成功投片业界领先的通用小芯片互连高速 (UCIe)PHY Face-Up IP，以便与台积电SoIC-X技术整合。

此IP目标锁定AI、HPC、xPU和网络连结应用，搭载自适应电压调节（AVS）技术，达到突破性36Gbps性能，在必要数据速率下，使功率效益提高2倍。此解决方案提供裸晶边缘每mm 1.5TB/s的带宽密度，在业界遥遥领先。此芯片利用TSMC先进SoIC-X和CoWoS（Chip-on-Wafer-on-Substrate）封装技术进行组装。

2025年稍早，GUC在TSMC 2025北美技术论坛展示全球首款N3P UCIe-32G矽晶。2024年，GUC针对TSMC N5制程的UCIe LP（Low Power）解决方案也完成投片，搭载AVS技术，旨在满足AI、HPC和网络连结应用中，多芯片整合逐渐成长的带宽需求。

GUC善用在3D界面IP和SoIC设计的丰富经验，开发出Face-Up版本的UCIe LP IP，针对SoIC-X配置的底层裸晶实现完善的裸晶互连。放眼未来，GUC正在积极开发UCIe 64G IP，计划在2025年末完成投片，因应以次时代小芯片系统日益成长的高带宽需求。

为了减少PHY耗电量，所有GUC UCIe LP IP均搭载自适应电压调节（AVS）技术，将供应电压和驱动强度最佳化，使功率效益提升高达2倍。训练中的演算法会动态选择最小电压和驱动强度，以符合眼图余裕标准，确保在多变的电压和温度条件下，维持可靠的运作。此外，此IP整合proteanTecs的I/O信号品质监测功能，允许实时监测效能，而且无需再训练或中断数据传输。

为了方便整合，GUC利用UCIe串流通讯协定，开发了适用于AXI、CXS和CHI汇流排的桥接器。这些桥接器经过最佳化，具备高流量密度、低延迟和低功率的特色，搭配高效率的端对端流量控制，促进从单芯片NoC架构到小芯片系统的无缝转变。它们支持动态电压频率调节（DVFS），实现数码供应电压和汇流排频率的实时变化，同时确保数据流不会中断。

「随着领先业界的N3P和N5 UCIe解决方案的问世，我们也正式推出全新的SoIC-X专用的UCIe Face-Up IP，功率效益提高两倍，可支持36Gbps。」GUC行销长Aditya Raina表示。「我们打造了通过矽验证的完整2.5D/3D小芯片IP组合，涵盖TSMC的7nm、5nm和3nm制程技术。结合我们在设计、封装整合、电热模拟、DFT、生产测试方面的专业能力，我们提供全方面解决方案，为AI、HPC、xPU和网络连结客户加快开发周期和产品ramp-up阶段。」

GUC技术长Igor Elkanovich补充道「我们的使命在于提供最快、最低功率的2.5D/3D小芯片界面IP，确保从单体式SoC顺利转变到模块化小芯片架构。」「整合2.5D与3D封装、运用HBM3/4、UCIe与GLink-3D界面，都是为了高度模块化处理器铺路，以便超越传统的光罩尺寸极限。」

若要进一步了解创意电子的UCIe IP产品组合和CoWoS和SoIC技术的全方位解决方案，请联络您的创意电子销售代表。