创意电子完成AVS技术的UCIe 40Gbps IP设计定案

先进特殊应用集成电路(ASIC)领导厂商创意电子(GUC)今天宣布，已正式设计定案每通道40Gbps的 Universal ChipletInterconnect Express(UCIe)实体层IP在台积电N5制程，超越UCIe目前的最高速度，可运用于AI/HPC/xPU/网络应用。

UCIe 40G小芯片界面提供领先业界的带宽密度，每毫米芯片边缘可达1,645 GB/s。此IP支持高达40Gbps的任何速度，并采用自适应电压调节(AVS)技术来降低供电电压，能在满足所需速度时达到2倍的能源效率提升。此芯片系采用台积电CoWoS(Chip on Wafer on Substrate)先进封装技术完成组装。

继创意电子在2023年推出全球业界第⼀个UCIe 32G在台积电N3P制程的解决方案后，为了满足人工智能 (AI)/高效能 (HP)/网络应用中多晶粒整合对高带宽的需求，创意电⼦更进⼀步完成了UCIe 40G在台积电N5制程的设计定案。

为了进⼀步降低实体层功耗，创意电⼦采⽤⾃适应电压调节(AVS)技术，最佳化PHY供电电压和驱动强度，将能源效率提升2倍。

透过训练演算法选择最低的供电电压和驱动强度，以符合眼图开启裕度(Eye-opening margin)的标准，确保在电压和温度变化的情况下能稳定运行。此IP整合了经过矽验证的proteanTecsI/O信号品质监视器，在数据传输的任务模式下，可以时时监控信号品质，不需重新训练，也不会造成任何数据传输中断。

为了便于整合，创意电子使用UCIe串流协定开发了AXI、CXS和CHI线路的桥接器。这些桥接器经过最佳化，具备高流量密度、低功耗、低数据传输延迟，以及高效率的端对端流程控管等优异特色，有助顺畅无碍地由单芯片NoC转换至小芯片架构。

这些桥接器支持动态电压频率调节(DVFS)，可以在确保数据流不中断的情况下，完成数码供电电压和汇流排频率的实时变更。为了支持 在台积电SoIC-X底部晶粒的IP整合，在加入用于供电和界面信号的矽穿孔(TSV)之后，可以采用「面朝上」的放置方式。

创意电⼦⾏销⻑Aditya Raina表示：「我们很荣幸宣布推出支持40 Gbps并且能源效率提升了2倍的新⼀代的 UCIe IP。我们采用台积电的7纳米、5纳米和3纳米技术，建立了完备且经过矽验证的2.5D/3D小芯片IP产品组合。针对包括CoWoS、InFO及TSMC-SoIC等台积电3DFabric产品，创意电子将结合自身的设计专业能力、封装设计、电气和热模拟、DFT与生产测试能力，为客户提供稳健且全方位的解决方案，协助他们缩短设计周期，快速推出人工智能(AI)/高效能运算(HPC)/xPU/网络等产品。」

创意电⼦技术⻑Igor Elkanovich表示：「我们致力推出速度最快、功耗最低的2.5D/3D小芯片界面IP，让客户顺畅无碍地由单芯片转换至小芯片架构。2.5D与3D封装现在都趋向使用HBM3/4、UCIe及GLink-3D界面，这有助于日后研发出⾼度模块化且远⼤于光罩尺⼨的新⼀代处理器。」

若要进⼀步了解创意电⼦的UCIe IP产品组合和台积电的CoWoS/3DIC全方位解决方案，请联络您的创意电子销售代表，或寄送电子邮件。