运算与移动平台高速汇流排技术演进
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随着处理器朝高频运算效能、多核心密集发展，其汇流排也势必随之高频、高速化。从2003年后告别平行化而转向串行化高频电路发展，从2003年PCIe 1.0、2005年PCIe 2.0、2009年PCIe3.0(8GT/s)到预计2015/16年面市的PCIe 4.0(16GT/s)，由于PCIe4.0有其布线的物理限制，必须使用到中继、高速切换芯片来延展信号传输距离，将为IC芯片设计商带来新一波汇流排高频化的新挑战与新商机…
80年代PC发展时使用的汇流排是ISA Bus(8/16bit、33MB/s)，到90年代初32bit区域汇流排群雄并起(MCA、EISA、VESA Local-Bus)；英特尔(Intel)当时推出周边元件汇流排(Peripheral Component Interface；PCI)，采集总电容、多点传输(Multidrop)能力，传输速率约33？100MB/s，进而一统区域汇流排的天下。
受限于PCI带宽为共享式设计，为了解决当PCI汇流排的装置一多所出现汇流排壅塞、传输延迟的情况，后续出现针对服务器的64bit PCI、PCI-X等扩展规格，传输带宽也加大到266、533MB/s甚至可突破1GB/s。
英特尔则在PC平台上另外针对独立显示卡推出绘图加速埠(Accelerated Graphics Port；AGP)规格，在PCI汇流排之外，独立出一条可高速传递3D图形？材质传输需求的通道。此时PC汇流排仍是平行？并列(Parallel)界面的设计思维，将数据位元平行散布至对等数据位元信号线去传输，无法随着处理器时脉提升、数据处理位元倍增而同步提升。
到2003年代PC汇流排导入序列？解序器(Serial/Deserial；SerDes)的串行化技术，将数据位元组拆解、串成连续性的单一位元信号后高频传输出去，并搭配信号预强化？修正(Pre-emphasis)技术，由发送端作信号等量化(equalization)的动作，解决了主机板上玻璃纤维PCB板传输通通道中信号衰减(Insertion Loss)、折射损失(Return Loss)等问题，进而跨越Gbps的传输等级。
而串行化技术伴随着信号波形的调变方式(B/Q/8/16PSK、QAM32/64/256等)，让多个位元串流信号透过不同相位、旋转矢量角度的间隔，使得以原有GHz频率运行下，传输速率可以用2的次方(2/4/8/16/...)的方式倍增，也就是今日带领我们进入8GT/s甚至迈向明日16GT/s的高速串行传输技术的由来。
PCIe 3.0已成主流 从服务器、工作站到桌机？笔记本电脑平台与附加卡
在PC方面，PCIe 3.0于2010年11月底规格定案，其采用8GHz SerDes PHY技术，具备单线道(x1 lane) 8GT/s的信号传输速率，并采用编码效率较高的128b/130b，以同单线道比较，PCIe 3.0传输速率达到985MB/s(接近1GB/s)，比PCIe 2.0 5GT/s且8b/10b编码下的500MB/s，提升了近2倍；若采用到16线道(x16 lanes)模式下，可传输近16GB/s的数据带宽，可做为服务器网络背板、磁碟阵列与高端绘图卡影像材质高速传输之用。
2011年起开始有厂商推出支持PCIe 3.0的主控芯片、高速切换开关与中继芯片(Repeater/ReDriver)。而Intel在Core i系列处理器已实质内建传统北桥芯片后，从第三代之后的Core i3/5/7处理器系列(Sandy-Bridge/Haswell/Haswell-E)处理器开始提供16 lanes PCIe 3.0汇流排(x16或x8/x8设计)的驱动支持能力；工作站、服务器等级的XEON E5系列则提供到最多40 lanes(x16/x16/x8)的PCIe 3.0驱动能力。
至于功能等同过去南桥芯片的周边控制芯片(Peripheral Control Hub；PCH)，从3年前威震桌上型芯片组平台的6、7系列(如X79)、1年前的8系列到2014年的9系列(HM99、X99)，仍然仅提供PCI-E 2.0功能，并且以Direct Media Interface (DMI) 2.0(等同于PCIe 2.0 x4)的双向共2GB/s传输带宽，跟已内建存储器控制器、绘图芯片的处理器芯片相连接。
因此也有主机板厂商，以附加像是PLX Technologies(于2014年6月被半导体网络设备商Avago所购并)的高速切换？控制芯片(PLX87XX)，Pericom公司的PI3PCIE34XX高速切换芯片等等。
此种设计不光是即便安装到不支持PCIe 3.0的早期Intel Core i3/5/7处理器时，或者是仍停留在仅支持PCIe 2.0的AMD FX-83508核处理器，也能提供PCIe 3.0的汇流排带宽规格；另外像是使用3way、4way SLI/Crossfire─安插3张或4张独立显卡进行多工协同运作时，主机板除了会设计至少3？4组PCIe x16的长形扩充槽之外，还额外设计这些附加的PCIe 3/2.0切换开关芯片，提供像是1:3、1:4等多工切换PCIe 3.0汇流排扩充槽能做x16、x8、x4的带宽切换，强化了原有芯片组在PCIe 3.0/2.0周边汇流排的带宽切换与调度的弹性。
PCIe 3.0在周边应用上，率先支持的是高端显示卡，如AMD在2011年推出 Radeon HD 7870，NVIDIA在2012年推出的GeForce GTX680、670绘图芯片时，亦支持PCIe 3.0 x16 (16GB/s)的传输带宽。
美满电子(Marvell)推出首款支PCIe 3.0x4规格的Marvell 88SS1093 SSD控制芯片，提供2？4GB/s传输带宽； LSI Logic也推出支持PCIe 3.0 x8 (8GB/s)界面规格的9300-16e主控附加卡(Host Bus Adapter；HBA)；硬盘大厂HGST于2014年推出FlashMAX Ⅲ PCIe SSD，采PCIe 3.0(x8)界面设计。
PCI SIG也推出采光纤缆线为传输材质的OcuLink外接界面，同样提供PCIe 3.0 x4(4GB/s)的传输速率，可作为通讯机台╱高速网络交换机等外接以太网络界面的新选择。
由于这些更高速M.2(1GB/s)、SATA Express(2GB/s)、NVM Express(4GB/s)、Thunderbolt 1.0/2.0界面规格，以及相关SSD单芯片、模块、磁碟阵列卡的出现，每一个装置都超过SATA 6Gbps(600MB/s以上)传输带宽，既有的Intel或AMD南桥与处理器之间汇流排越来越不足以应付所需。因此英特尔预定于预定明年(2015年)第2季推出代号Skylake芯片组，正式型号将称为100系列。
100系列芯片组将是英特尔首度原生支持PCIe 3.0 (8GT/s)超高速汇流排的芯片组，处理器与芯片组之间内部汇流排(DMI 3.0)，将从PCIe 2.0 x4 升级为 PCIe 3.0 x4，带宽进而提升到单向4GB/s、双向8GB/s，连NVM Express的支持也游刃有余。
100系列芯片组将分为针对商用市场的Q170、Q150、B150，与家用市场的 H110、H170、Z170共6款。最高端的Q170、Z170将提供20线道PCIe 3.0，H170、Q150与B150则分别提供16、10、8线道PCIe3.0，最低端的H110则仅提供6通道PCIe 2.0。
PCIe 4.0延迟 恐2016年上市
PCI SIG于2011年11月宣布PCI Express 4.0规格，预计采用16GHz的SerDes技术，达到单通道(x1 lane) 16GT/s的传输速率，同时维持跟既有PCIe 3.0/2.0/1.0向下兼容的优良传统。
在PCB走线设计上，目前服务器设计PCIe 3.0使用两组连接槽，布线长度约20英寸(50.8cm)；在同样设计1？2组PCIe 4.0扩充槽时，布线长度限制在12？14英寸(30？35cm)。
因既有PCIe 3.0扩充槽(连接器)，操作频率超过8GHz时会出现严重的线上串音干扰与信号折射损失，每英寸布线的能量衰减率太高，协会建议将PCB板寄生电容压低至400 fF，维持中间阻抗值85欧姆以下，于Tx端加装传送线圈(Tcoil)；同时传送jitter值与接收端(Rx)时间比须依照数据传输率做精确调整。协会建议善用PCB布线模拟软件来先计算各种阻抗、信号衰减值等参数。
目前PCIe 4.0仍在处于早期信号、电气特性与实体层IP电路的初期工程评估阶段，加上要纳入更节能的MIPI PHY (Mobile PCIe的实体层电路)，时程上有些落后。
瑞士升特半导体 (Semtech)正研发代号Snowbush－最高传输速率上限达32Gbps的PHY IP。新思科技(Synopsis)提供DesignWare电路自动化设计软件，台湾创意电子(GUC)则掌握10/25Gbps SerDes技术，可供IC设计商针对PCIe 4.0所需的16Gbps PHY做PCIe 3/4 SoC、40/100GBase(XAUI)网络界面等高频设计应用。
爱德万测试(Advantest)则开始对半导体业界供应测试速率达16Gbps的高频数码晶圆？芯片探测模块。真正PCIe 4.0主控芯片、附加卡与相关周边，预料会拖至2015年第4季甚至2016年才会现身在市面上。
