Ansys Totem让R&D节省时间及早发现线路布局问题

典型的定制化IC设计流程。Ansys

在类比、混合信号这类电路的设计过程中，由于研发工程师需要频繁微调电路布局，甚至要完全手动设计，不像数码电路可以依靠EDA工具来实现布局自动化，因此，随着类比、混合信号电路的设计日益复杂，研发工程师在进行布局绕线（Place & Route, PR）时，犯错的风险也大幅提高。如何及早发现设计失误并予以纠正，而不是等到设计签核（Sign-off）后才回头修改设计，成为IC设计团队在研发时程管理上，必须正视的课题。

円星科技（M31）设计工程总监吴展良指出，类比或混合信号电路的IC布局，不像数码IC设计流程可以依靠EDA工具来自动产生，因此这类电路的IC布局工作，通常是由专门负责PR的IC Layout工程师手动画出来的。然而，由于电路设计日益复杂，一个类比电路所使用的光罩层数往往可达30~40多层，若完全靠工程师手动绘制后，再来检查是否正确，往往会有疏忽或遗漏的地方。例如在芯片内实现垂直连接的通孔（Via），就很容易出现各种问题。

此外，电路设计日益复杂，也导致芯片内的电源分配网络（PDN）布局作业遇到诸多挑战，例如布局完成后，PDN的实际特性与电路设计工程师原先的预期不符，导致IR Drop或电致迁移（Electromigration, EM）相关问题产生。

在目前的定制化IC设计流程（图1）中，IR/EM的验证是在设计签核的非常后期才会执行。实务上，当设计流程跑到IR/EM验证的时候，距离设计定案（Tape Out）往往只剩下几天时间。因此，倘若在IR/EM验证的时候发现问题，设计团队必须迅速完成设计修改作业，否则会赶不上预定的Tape Out时程。对IC设计团队而言，这是非常痛苦的事情。
 
要避免在最后关头因为IR/EM问题回头修正设计的情况发生，最理想的做法就是在布局绕线完成后的设计规则检查（DRC）与电路布局验证(LVS)阶段，就同步执行IR/EM的检核，如图2。但实务上要做到这点并不容易，因为要获得精准的IR/EM结果，必须对电路进移动态分析，并使用相对复杂的模拟工具。这类模拟工具的执行时间（Run Time）很长，也需要非常高端的硬件资源来支撑。
 
不过，IR/EM是否一定要等到动态分析所产生的精准结果才能判断，是个可以讨论的问题。事实上，有很多布局绕线阶段所产生的问题，只要靠静态分析就能发现。与动态分析不同，执行静态分析所需要的运算量相对低，这意味着IC布局工程师可以在合理的时间内获得静态分析的结果，也不需要昂贵的硬件。

因此，布局绕线完成后，在既有的DRC、LVS之外，额外增加基于静态分析的IR/EM检核，负责布局绕线的IC布局工程师就能及早发现设计上的问题或失误并加以修正，而不是等到Tape Out在即才发现问题。

安矽思（Ansys）所提供的Totem，是广受业界信赖的电子压降和电致迁移多重物理量签核解决方案，适用于晶体管层级和混合信号设计。除了动态分析外，Totem也能支持静态分析，而且与目前业界其他类似的分析工具相比，Totem只需要提供GDS、P/G Power/电流的规格，就能针对IR/EM进行静态分析，这意味着IC布局工程师只要完成自己的工作，再结合电路设计工程师提供的P/G规格，就可以立刻执行相关分析作业，不需要一整套的模拟作业。

吴展良总结说，把IR/EM分析从设计签核的后段拉到布局绕线后的DRC/LVS流程，在IC设计实务上有极大的价值。虽然静态分析的结果不一定完全符合真实的芯片运作情况，但其所提供的信息已足以让IC布局工程师快速检视自己的工作成果，及早发现设计上的问题，而不是等到芯片快要Tape Out了，才在最后一刻发现问题。这个概念有点像COVID-19（新冠肺炎）的快筛，虽然准确度无法跟PCR相比，但在应用上来说，已经足够了。

不过，要让IC布局工程师很方便地执行IR/EM静态分析，还是必须要回归到布局绕线团队的资源限制跟条件。IC布局绕线设计与电路设计签核毕竟是两个不同职能的团队，所拥有的设计信息、习惯使用的工具与硬件资源都不一样。考虑到这点，在众多可以执行IR/EM静态分析的工具软件中，Ansys的Totem无疑是最好的选择。