西门子携手NVIDIA 将AI芯片验证加速至万亿周期级

西门子携手NVIDIA，将AI芯片验证加速至万亿周期级。西门子

西门子与NVIDIA密切合作，宣布旗下Veloce proFPGA CS硬件辅助验证与确认系统，可协助芯片设计工程师与系统架构师在首次投片前，执行并撷取数万亿次验证时钟周期，进而实现更完善的设计优化迭代。

作为双方长期策略合作的重要成果，NVIDIA与西门子联手攻克过去业界认为难以达成的技术目标。透过西门子Veloce proFPGA CS可扩充、效能最佳化的硬件架构，结合NVIDIA高效能芯片架构，仅需短短数天即可完成数十万亿次时钟周期的验证撷取作业。

西门子数码工业软件硬件辅助验证事业部资深副总裁暨总经理Jean-Marie Brunet表示：「NVIDIA与西门子在多个领域展开深度合作，近期更聚焦于硬件辅助验证方法论的全面升级，特别是基于FPGA的原型验证技术，以因应高复杂度AI/ML SoC带来的严苛验证与确认需求。Veloce proFPGA CS将高度灵活、可扩充的硬件架构，与先进易用的实作及除错软件流程完美整合，彻底解决上述挑战；无论是单FPGA的IP核心验证，抑或是数十亿闸级的小芯片（chiplet）设计，都能为客户提供最适合的解决方案。」

NVIDIA硬件工程事业部副总裁Narendra Konda表示：「随着AI与运算架构的复杂度持续攀升，芯片研发团队亟需高效能的验证解决方案，以完成大量工作负载的验证，加速产品上市时程。深度整合NVIDIA效能最佳化的芯片架构与西门子Veloce proFPGA CS深度整合，可协助设计工程师在短短数天内完成数万亿次时钟周期的验证，为下一代AI技术的可靠度保障，提供所需的规模支持。」

基于FPGA的原型验证系统具备极佳的执行速度，其执行投片前用以验证工作负载的耗时远低于软件模拟（Simulation），甚至远胜于硬件加速（Emulation）。然而当前AI/ML设计对验证能力的要求持续提升，其原因除了芯片本身的复杂度提升，也来自于配套软件的高度复杂化。

为因应产业发展需求、确保产品上市时程与可靠度，能在短时间内执行数万亿次时钟周期的能力，已成为芯片验证的核心必要条件。传统的软件模拟与硬件模拟验证工具，在合理的实际作业时程内，仅能支持数百万次时钟周期验证，即便在最佳化场景下，最多也仅能达到数十亿次的规模，无法实现更大规模扩充。

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