新思科技推出全新高效ARC HS处理器

全球芯片设计及电子系统软件暨IP领导厂商新思科技(Synopsys)近日宣布，推出全新DesignWare ARC HS处理器系列产品。32位元ARC HS34和HS36处理器是目前最高效的ARC处理器核心，在一般28纳米的矽制程中，能以高达2.2 GHz的速度提供1.9 DMIPS/MHz的处理能力。

新的HS处理器能让功耗效率(DMIPS/mW)及面积效率(DMIPS/mm²)达到最佳化，同时执行高速数据和信号处理作业，能充份运用在SoC中使用的嵌入式处理器，以符合固态式硬盘、联网型家电、汽车控制器、媒体播放器、数码电视、机顶盒、家用网络等产品的需求。

新的ARC HS处理器系列使用新一代ARCv2指令集架构(instruction-set architecture；ISA)，能在极低功耗下，实现高效嵌入式及高度嵌入式设计，同时使用的矽面积也相当精简。运用于一般28纳米制程中，HS核心仅耗用0.025mW/MHz，且使用面积最小可达0.15mm²。该核心具备高速的10级管线，支持乱序执行(out-of-order execution)，进而将闲置处理器周期降至最低，且让指令吞吐量(instruction throughput)达到最大。精密的分支预测以及后期ALU能提升指令处理的效率。为加速数学函数的执行，ARC HS处理器让设计人员可以选择执行硬件整数除法器(integer divider)、64位元乘积指令、乘积累加(multiply-accumulate；MAC)、矢量加法和矢量减法，以及可配置IEEE 754浮点算数单位(单/双精确度或两者兼具)。

与前一代的ARC核心相较，ARCv2核心可提升程序码密度(code density)达18%，进而减少存储器需求。新的64位元双倍加载/双倍存储之非等齐存储器(unaligned memory)存取能力可加速数据移转，透过这项功能，HS处理器能支持紧密耦合(close coupled)存储器以及指令和数据缓存(只限HS36)。此外，针对需要更高端的存储器可靠度和存储器保护的应用，客户也能额外选择适用于处理器中所有存储器的错误校正码(error-correcting code；ECC)硬件。

具备高度可配置性的ARC HS处理器可协助设计人员调整其SoC核心的每个数据事例(instance)，以达到效能、功耗和面积的最佳平衡。用户能将指令定义扩展至处理其专属硬件加速器整合的处理器管线，如此可大幅提升特定应用(application-specific)的效能，同时降低功耗及所需的存储器。原生的ARM AMBA AXI和AHB标准界面能进行32位元及64位元两种交换处理的配置，使系统吞吐量达到最大。透过单周期存取(single cycle access)，SoC的周边装置能直接映射(direct map)至CPU，如此可减少系统层级的延迟并让硬件整合达到最大化。HS34与H36核心能实现处理器与系统的效能优化，借此让设计人员设计出具差异化的产品，同时降低实作成本。