3D系统级封装技术的挑战与机会
随着消费性电子产品在体积上持续微缩、功能不断加强,造成产品在开发阶段面临更多可用机构空间、元件效能方面的整合限制,较釜底抽薪的作法是采行新一代的3D IC元件技术,将大量功能芯片形成单芯片解决方案,大幅减少离散元件体积与占位面积,实践更小体积的产品设计方案...
在产品持续朝小型化、多功能、高效率发展的态势下,工程师在开发相关产品所面对的挑战更加严苛,如何在有限的产品体积塞入更多的功能、更强的效能与更长的电池续航力,已经成为必须重视的产品开发问题。
而缩减产品体积最有效率的处理方式,为利用整合芯片的设计方案,将多数离散元件整合在单一芯片,自然减少了关键元件的占位面积,尤其是针对面积较大的存储器、通用处理器、DSP、显示芯片...等功能性芯片,若可整合在单一元件,自然可以将PCB尺寸进一步压缩。
利用空间横向排布 提高IC功能密度
常见的芯片整合方案,为采取垂直堆叠的方式进行,而关键芯片的堆叠有其限制,有厂商将脑筋动到横向功能元件排布,这也是现在热门的3D IC封装的热门关键。目前业界对3D IC定位思考方向并不一致,多数只要芯片(die)置于基板(substrate)上,就等于是最简单的3D IC整合形式,但实际上这类芯片整合形式与直接将芯片焊接于PCB载板并无不同,制作难度也相对较低,多数量产形式也仅是3D Package。
实际上3D IC技术的困难处在于,采3D Package的内部元件为处于离散状态,IC内的元件周边为利用焊线(bonding wire)进行功能连接,而3D IC再利用垂直、水平方向的元件整合,进而提高整体元件的功能集积密度,可在极小IC空间内塞入大量元件,而让单一IC元件拥有丰富的功能,甚至缩小PCB载板占位面积,也是3D IC的最大优势。
3D IC在90年代被业界称为垂直整合集成电路(Vertically Integrated Circuits;VIC),或者称作CUBIC(cumulatively bonded IC),也有3D integration、VSI(vertical system integration)、3D configuration、VIP(vertical interconnect package)...等不同说法,但事实上都与3D IC的观念差异不大。
3D IC内部的堆叠形式
3D IC内部,不管是采3D(3度空间)整合、或是垂直整合(VSI),实际上的作法多大同小异。3D IC以类似PCB的基础载板为基础,再向上、向左或向右进行功能芯片堆叠与排列,在元件方面的单纯堆叠为垂直方向功能强化,若要3D IC充分发挥效益,则需要透过3D制程的横向增功能。
3D IC的制作关键在于基板(substrate)设计形式,一般的3D IC功能整合,会尝试将substrate夹层间再预先设置焊锡隆点(solder bump),这会让3D IC芯片还能自左、右横向并接更多功能芯片,扩充更多芯片功能。
从3D IC整体设计观察,这其实已经是一个「System in a Cube」的开发观念,即在立方体中提供应用功能的整合弹性。3D IC的整合技术虽然概念新颖、逻辑上也具实用价值,但实际面对生产时,则单纯采垂直堆叠扩充功能的设计方案将会遭遇更多技术挑战。
基于Cube系统化概念 异质功能芯片整合更富弹性
而最大的应用优势,应不只是逻辑电路的功能扩充与整合,基于Cube系统化概念,3D IC反而更适合用在异质功能芯片(die)的整合,例如,数码逻辑电路与模拟IC元件整合,或是其他更有趣的整合方案。
然而,水平扩充功能的制作方式,其后段组装、封装制程较为繁复,目前较常见的仍以功能性芯片的堆叠制作为主。而堆叠形式亦分为晶体管堆叠(Transistor Stacking)、 封装式堆叠(Package Stacking)、 晶元堆叠/晶元片堆叠(Die Stacking/Wafer Stacking)等3种层次。
晶体管堆叠也就是将晶体管做成非平面形式。封装层次的功能堆叠就是将不同封装形式的芯片,再以另一个更大的「封装」来进行功能堆叠(例如SiP)。SiP(System in Package)、SoP(System on Package)、PiP(Package in Package)、CoC(Chip on Chip)、 SCSP(Stacked Chip Scale Package)甚至是芯片内嵌元件(Embedded Device)...等,都是常见的制作形式。
至于晶元堆叠或晶元片堆叠,即是将不同晶粒、晶圆片,利用Die-to-Die、Die-to-Wafer或Wafer-to-Wafer采行Bonding的接合方式进行整合,晶元堆叠或晶元片堆叠也有人称之为无接触型3D IC(Contact less 3D IC)。
晶元堆叠式3D IC 半导体制程大挑战
而3D IC在制程上较大的挑战,即是最高程度的晶元堆叠/晶元片堆叠式的3D IC整合,尤其是晶元堆叠结合矽穿孔(Through Silicon Via;TSV)半导体制程技术难度更高。一般而言,TSV也因不同公司掌握技术的差异,产生不同的解读。
大致上的区分,包括铜钉贯通矽晶导孔TSV(Copper-nail TSV)、铜栓式TSV(Copper Plug)、晶圆贯穿孔(Through-Wafer Via)、晶圆贯穿接线(Through Wafer Interconnect;TWI)、SMAFTI(Smart Connection with Feed-Through Interposer)、矽穿洞电极(Si Through-hole electrodes)、矽穿透式电极(Si through-electrodes)、矽穿封装孔(Through Package Via;TPV)、TMV(Through Mold Via)、凸块/凹槽法(bump/pool contact)、SSI(Silicon-Silicon Interconnection)、矽壕沟(Si Trench)等制作形式。
而不同技术发展也有其适用性,以SMAFTI技术来说,2006年NEC以此技术用于影像处理系统需要的逻辑和存储器芯片整合,在芯片内建构超过1,000个以上3D芯片IC连结。SMAFTI技术为晶圆级封装技术,使用聚醯亚胺树酯介电层与铜建构中介层布线线路,内部线路采取铜衔接,因此具备100Gbps传输速率、降低功耗...等应用优势。NEC SMAFTI技术为堆叠存储器与处理器的系统芯片整合,技术较SiP更简单,制作成本更低,同时亦可维持较佳的存储器传输带宽,此技术最多可堆叠8层存储器。
另一个较有趣的微矽穿洞电极(Si Through-hole electrodes)技术,此为瑞萨电子(Renesas Electronics)应用3D IC的形式之一,Si Through-hole electrodes的技术重点在electrode电极概念,与一般传统认知的电极呈现形式较为不同。艾克尔(Amkor)则使用针对PoP技术发展的TMV,不同于TSV为采用穿透矽基底为基础,TMV利用Mold来进一步加强PoP的封装密度。
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