迎战尖端制程复杂IC设计任务 西门子EDA打造高效智能化验证解方

Siemens EDA的Calibre应用工程部经理部耀宗。DIGITIMES摄

随着半导体制程持续朝纳米以下节点进展，以及结合先进封装技术的2.5D/3D IC应用越来越广泛，在紧迫的上市时程内完成复杂度日益升高的芯片设计任务，成为IC设计业工程师面临的一大难题；为此Siemens EDA日前在新竹举办了一场技术研讨会，详细介绍了Siemens EDA最新实体设计与验证技术，让现场听众深入了解到能有效克服复杂IC设计挑战，同时提升工作效率、实现创新的解决方案。

在Siemens EDA提出的解决方案中，「左移」(Shift Left)策略是一大重点，强调在IC设计早期阶段进行快速、准确的签核验证与最佳化，以提前发现并解决设计问题，并为工程师提供更多时间进行布局最佳化，提升设计品质与产量。

着眼先进制程芯片实体设计阶段越来越不可忽视的EMIR（Electromigration and IR Drop）分析，Siemens EDA首先详细介绍Calibre DesignEnhancer 电路布局最佳自动化解决方案，能为布局与绕线（P&R）设计团队在实体验证流程提供高效率的整合环境，不仅能有效协助工程师解决在EMIR分析中发现的问题，确保芯片签核品质并缩短上市时程，也能在芯片性能、功耗和面积（PPA）指标之间取得最佳平衡，显着提升设计的可靠性。

此外，Siemens EDA的mPower电源完整性分析工具，能支持类比、数码与混合信号设计从最小功能区块到完整芯片布局的分析，也适用2.5D/3D IC 设计；mPower拥有高度可扩展性与易用的图形化界面（GUI），能让工程师轻松将电源完整性分析整合到现有工作流程中，确保功耗目标与效能。

因应复杂SoC设计日益严苛的功耗要求，Siemens EDA则有RTL-to-GDSII流程工具Aprisa，可提供完整的合成（Synthesis）与P&R功能，并与静态时序分析（STA）工具和设计规则检查（DRC）签核工具相关联，确保在设计早期阶段就精准预测PPA表现，以减少设计收敛时间。

Aprisa 的「功耗优先（Power-First）」设计策略，是优先对功耗进行最佳化后再调整时序与面积，帮助设计团队在PPA之间取得最佳平衡，以避免过度设计与资源浪费。

Calibre的「Shift Left」概念工具套件还包括Calibre Real-Time Digital/ Custom DRC平台，分别支持数码设计与定制化／类比混合信号设计流程的实时检查与修正，透过实时回馈违规信息与修正建议，提升设计速度与芯片品质。

此外Calibre nmDRC Recon技术能简化DRC运作流程，快速定位问题根源、提升除错效率；nmLVS Recon电路验证技术则能快速检查未完成／不完整的功能区块或整体芯片设计，提前发现并修复高影响性的电路布局验证（LVS）违规，缩短设计周期并提高验证效率。

面对2.5D与3D IC设计带来的挑战，Siemens EDA整合Innovator3D IC平台与xPD工具，提供高效率设计管理与早期验证方案，简化复杂封装的布局流程并提升设计效率。在验证阶段，Calibre 3DStack 技术提供封装层级（assembly-level）的DRC、LVS和 PEX验证，确保多芯片封装中的精确对位与电性完整性，并能无缝结合传统封装工具，适应各类系统设计需求。

而考量到芯片设计进入大规模验证阶段时常遭遇的效率瓶颈，Siemens EDA的Calibre MTFlex技术能藉由以太网络连线，结合多台服务器支持平行数据处理，以缩短验证总花费时间，为设计团队提供了更高的灵活性与效率。在技术研讨会最后Siemens EDA并邀请到合作夥伴联咏(Novatek)分享实际使用该技术缩短产品上市时程的成功案例。

展望未来实体设计与验证技术的发展，Siemens EDA的Calibre应用工程部经理部耀宗则表示，人工智能（AI）技术正在成为协助IC设计工程师突破瓶颈的重要工具，目前公司也已将AI融入其验证与设计最佳化工具，例如使用机器学习并搭配MTFlex Solution 将Calibre DRC/PERC可能需要数天甚至一周才能完整跑完的验证，透过AI的自动化功能，能在短短一夜之间或数小时内完成来提升工作效率加速tapeout时程。

此外他指出，AI能够自动分类与分析数百万条DRC违反纪录，协助工程师迅速锁定问题来源，并提供最佳解决方案：「如此工程师能有更多时间专注于核心任务、思考创新，而非被困在繁琐的验证阶段，这对科技进步是非常大的助益。」

如欲了解更多西门子EDA，使用Calibre左移最佳化IC设计流程的生产力、设计品质和上市时间，欢迎下载白皮书。