Cadence与台积电共同开发AI驱动的先进制程设计流程解决方案

Cadence与台积电共同开发AI驱动的先进制程设计流程、通过矽验证的IP及3D IC解决方案。Cadence

益华电脑（Cadence Design Systems, Inc.）与台积电携手合作，共同为AI驱动的先进制程设计和3D-IC应用，提供更佳的生产力及优化的产品效能。AI应用如雨后春笋，因此对能处理庞大数据和运算的先进芯片解决方案，产生了前所未有的需求。面对市场需求升温，产业界正不断挑战先进制程芯片及3D-IC技术的极限。台积电和Cadence处于这场革命的最前瞻，共同帮助客户加快上市时间，同时提高效能。

台积电已认证Cadence的数码及定制化设计流程，可在台积电最新的N3和N2P制程技术上进行设计实现和签核。台积电和Cadence在设计技术协同优化（DTCO）上已是长期夥伴，双方延续合作在A16制程上优化PPA（效能、功耗、面积），为实现芯片背面布线等独特技术，扩充更多EDA功能。

Cadence和台积电也在Cadence.AI上合作，以AI技术推动次时代数码和类比设计自动化，提供领先的生产力和结果品质。Cadence.AI是跨芯片系统的AI平台，涵盖设计和验证的所有层面。

台积电和 Cadence的合作主要集中在三个领域：首先、应用AI的Cadence Cerebrus智能芯片设计工具助力数码设计实现最佳PPA。二、Cadence整合企业数据和人工智能平台 - JedAI使用生成式AI进行设计调试和分析，帮助进行PPA分析。三、Cadence Virtuoso Studio 能够将传统的定制化和类比设计移转到当今制程，并进行电路最佳化以及high-sigma蒙地卡罗模拟分析。

Cadence Integrity 3D-IC 平台是系统层级解决方案，同时也是整合封装、类比和数码设计实现的单一平台，可实现高效的3D-IC设计。透过支持所有最新3Dblox功能和结构，为产业创新开启了新的扉页。为实现台积电 3DFabric技术中的超高密度互连，台积电和Cadence正合作开发次时代高容量基板路由，用于芯片到芯片以及芯片到基板的连接。

多物理场分析和最佳化是3D-IC技术成功的关键因素。台积电和Cadence正携手合作，除了电／热分析之外，还可以对台积电3DFabric进行翘曲／残留应力分析，并且以Cadence Celsius Studio 验证翘曲／应力分析模拟结果。针对台积电3DFabric热与电压对功耗/IR/STA的影响，也可在Cadence Integrity 3D-IC平台内取得并验证结果。

诉求智能制造的AI工厂需要大量的数据支持，增加对互连的要求，同时推升了功率的极限。Cadence拥有广泛的关键IP产品组合，可在小芯片之间以及跨数据中心高效移动数据，包括通用小芯片互连（UCIe） 1.0、PCI Express（PCIe） 6.0，和以32Gbps的运转速度、采台积电N3制程、经过矽验证的GDDR7，为数据中心和网络边缘应用的AI界面提供最佳性价比。为了解决这些芯片之间日益成长的通讯挑战，Cadence矽光子设计支持解决方案也支持台积电的紧凑型通用光子引擎（COUPE）。

台积电和Cadence正与汽车领域的领导者共同合作。随着当今汽车设计中含芯片比例不断增加，当前和未来制程（例如台积电N5A和之后N3A）的IP开发变得更加重要。

双方合作亦展示了Cadence为台积电先进制程，提供云端方案前端到后端芯片设计流程的准确性和可扩展性。透过此次合作，共同客户可以采用Cadence广泛的云端解决方案来缩短设计进度。

Cadence资深副总裁兼数码与签核事业群总经理滕晋庆（Chin-Chi Teng）表示，台积电和Cadence有着长期、成功的合作夥伴关系，让世界上的芯片设计得以现实。正共同以AI驱动、支持台积电最新制程技术的EDA软件彻底改变芯片设计的未来。此外，Cadence在台积电A16和3Dblox等次时代技术创新解决方案上持续合作，为未来的智能工厂自动化铺路。

台积电生态系统与联盟管理部负责人Dan Kochpatcharin表示，透过与 Cadence合作，成功为台积电的N2技术实现了以AI优化的设计流程，并为3D-IC设计成功提供长足的助力。这象徵数码和定制化解决方案的重大跃进，更为推动AI基础设施创新奠定了稳固的基石。