创意电子为AI/HPC/网络产业客户提供完整的3DIC ASIC套装服务

将多个GLink-3D IP同时实作在SoIC-X测试芯片的晶粒中。创意电⼦

先进特殊应用集成电路（ASIC） 领导厂商创意电子（GUC）今日宣布，专为台积电3DFabric SoIC-X 3D堆叠平台打造的GLink-3D 界面(GUC的3D晶粒堆叠连结）已通过了全面的芯片测试，验证了3DIC界面hardening 流程。旗下的首个GUC 3D客户专案，也通过了完整的矽测试，验证了AI/HPC/网络应用的全方位3D实作服务。

典型的AI/HPC/网络芯片结合大型存储器和高效能逻辑。迁移逻辑单元至最先进的制程可为逻辑单元带来功耗、速度和尺寸方面的提升，相较之下，迁移SRAM至最先进的制程则不会带来显着的效益。将先进制程节点中的逻辑小芯片堆叠在具SRAM迁移效率且较低端节点内以SRAM为主的小芯片上，将可造就最具性价比的解决方案。

兼具高带宽、低延迟和低功耗等特点的GLink-3D界面IP，为促成此⼀解决⽅案的⼀⼤助⼒。⽽其他有待因应的挑战，则包含3D堆叠小芯片的散热和配电。创意电子精心开发出完整的3D设计流程，并实作了首位客户于存储器上配置逻辑的3D堆叠产品，而该产品已成功通过矽验证。当中采用的矽相关设计和模拟流程，可使用新兴的UCIe-3D界面标准来顺畅完成实作。

为了满足最高等级的3D界面带宽密度需求，创意电子开发出采用双倍数据速率（DDR）和自适应时序架构的GLink-3D界面。这款模块化解决方案具有足够的弹性，可支持使用者的汇流排和时脉机制，在避免跨晶粒/Corner时序收敛挑战的同时，提供9 Tbps/mm2的带宽密度。GLink-3D使用TSMC旗下第⼀款在N6 SRAM堆叠晶粒上配置N5 CPU逻辑的SoIC-X测试芯片来完成验证。在IP稳健度方面，所有制程、电压与温度条件范围皆已进行验证，可提供BER <1E-30、高供电电压和频率裕度，以及强大的供电杂讯抗扰性。目前，创意电子也在开发适用于N2至N7的新⼀代GLink-3D，并以20至40Tbps/mm2、0.2 ns至0.6 ns延迟性和UCIe-3D合规性做为目标。

创意电⼦⾏销⻑Aditya Raina表示：「3D封装技术可将小芯片界面从晶粒边缘移⾄位于⼩芯片中任⼀处的最佳位置，以尽可能缩短逻辑和存储器之间的互连。创意电子将结合自身的CoWoS、InFO和SoIC设计专业能力、封装设计、电气和热模拟，以及DFT与生产测试能力，为客户提供稳健且全方位的解决方
案，协助他们缩短设计周期，快速推出AI/HPC/xPU/网络等产品。」

创意电⼦技术⻑Igor Elkanovich表示：「3D技术可让系统结合强大的处理能力和大量的存储器，并在效率最高的制程节点中建立每个元件。我们精心开发且通过矽验证的3D界面（GLink-3D）hardening服务、3D 实体实作和时序收敛、信号完整性、电源分配和电源完整性，以及SoIC热模拟和机械模拟，将可提供
完整的套装服务，以协助旗下的客户专案降低采用3D技术的风险。」

深入了解创意电子的 GLink IP 与 InFO/CoWoS 全方位解决方案。

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