台大系统芯片中心举办Chiplet研讨会 产业聚焦设计流程再优化

台大系统芯片中心前瞻技术论坛贵宾合影。台大提供

随着AI与HPC需求水涨船高，接连带动全球先进封装的需求也有所提升，有监于此，台湾大学系统芯片中心的前瞻技术论坛特别以Chiplet为核心，特别邀请国内外半导体产业界代表如台积电、英特尔与联发科，法人单位则有工研院电光所为代表，分别就各自所扮演的角色探讨Chiplet与先进封装技术的未来走向。

台大系统芯片中心陈良基主任于开场致词时谈到，举办此次论坛的最大目的，就是希望台湾能够提供完整的生态系统价值，这个价值的核心就是能为半导体的整合带来更多不同的做法，所以此次的论坛邀集了许多专家进行分享，希望能为业界带来更多的刺激与交流，让台湾在半导体产业链中，持续掌握该有的核心价值。

台积以EEP为核心 COUPE将扮先进封装未来要角

台积电卓越院士兼研发副总余振华谈到，以现阶段而言，摩尔定律所带来的制程微缩效果，在效能表现上已不如过去前几代制程来得有效益，但与此同时，生成式AI的兴起，造成算力需求大幅提升，连带的也需要精进芯片本身的能源效率。余振华在演讲中，不断以EEP（Energy Efficiency & Performance）扣合运算（Computation）、传输（Communication）与存储器三大面向，再以系统整合为概念收敛，进一步解释台积电在先进封装的布局与想法，除了芯片本身要持续不断微缩外，台积电也将光学（Photonics）纳入系统整合的蓝图，意即在半导体产业未来的发展中，光学技术会是台积电极为重要的一环。他也特别提到COUPE（Compact Universal Photonic Engine；紧凑型通用光子引擎）相较于TSV（矽穿孔）或是Wire-Bonding（打线接合）封装，在相同的数据传输量下，COUPE的每位元功耗（Energy per bit）都有相当出色表现，差距可达到40%。

工研院电光所副所长骆韦仲同样也是以系统概念出发，呼应余振华所提，分享System on Wafer的发展状况，他提及新创公司Cerebras所推出的WSE-3芯片，相较于2019年所推出的CS-1，虽然芯片尺寸没有变化，但CPU核心数量以及搭载的SRAM都有明显增加，且同样都是采用台积电的制程，且的确是被美国国家实验室所采用，他认为，只要技术够优良，即便是以台积电的先进制程来量产System on Wafer的产品，在性能乃至于各方面表现，并不用过度忧虑。

骆韦仲也指出，以AI芯片设计来说，必须满足两个条件，第一是芯片本身必须要有办法能做出决定或是判断，其次就是SoC搭配SiP（系统级封装），所以也就衍生出Chiplet的设计概念，事实上，他也认为，单以先进封装的组合其实是千变万化，中间就是透过Silicon interposer加以连结，而这也会是未来SoC必然的发展走向。

先进封装方兴未艾 然设计流程如何优化将是首要关键

英特尔彭中靖总监则是进一步说明，由于IDM 2.0战略的关系，英特尔近年来已扩展在台湾供应链的合作，以扩大英特尔的业务成长。彭中靖谈到，若以更高的层级来看待3DIC各个环节的发展，他认为设计流程占有重要地位，其背后原因在于，过往业界采用EDA工具进行芯片设计是以2D平面的方式来进行，由于这样的设计流程已使用相当长一段时间，所以并不会带来太多问题，但进入到3D立体的环境，由于各大厂采取的设计与封装的方式各有差异，裸晶的堆叠方式也会有所不同，对于整个业界都带来了不小的困扰。

也因此，彭中靖特别提及台积电所推出的3D Blox，透过使用统一的档案标准解决 3D芯片设计的困扰，英特尔现在也成为台积电3D Blox的成员之一。但彭中靖也提及，尽管该标准已经大幅度解决业界面临的困境，但EDA业者能否挹注相应的资源，在自有工具的开发上跟上台积电步调，未来让设计工具自动帮客户发现与排除设计上的问题，将是先进封装能否持续推进的重要关键。

联发科技吴文洲副处长同样也从先进封装的设计实务上提及，每家芯片公司在进行设计时，都会有自己的Know-how，但这些经验与知识经常不向外界分享，业者如何精进成为一个重要挑战，联发科的做法是利用过去的设计数据，透过机器学习的方式解决既有的问题。

他以先进封装使用的存储器IP为例，单以信号传递的路径可能会有数种选择，传统的做法可能会先完成实体设计，再以电脑模拟决定何种路径为最佳解答，但现在联发科可以利用过去累积的数据，训练出一个特定的AI模型，找出不同路径所呈现的结果，可节省设计时间也能达到预期的效果。

由此可见，先进封装与Chiplet等技术方兴未艾，居于领先地位的领导厂商在产能扩充与设计流程仍投入不少心力，设计流程上的诸多环节仍有待业界共同努力。透过建立共同的标准与导入AI功能，未来对于先进封装的发展将带来更多的突破。