智能应用 影音
EVmember
电子时报移动版服务

群联电子采用新思科技Tweaker ECO 设计周期迭代减少一半

  • 吴冠仪台北

新思科技宣布其签核工程变更指令(engineering change order;ECO)解决方案Tweaker ECO,有效协助NAND控制芯片及储存解决方案领导厂商群联电子实现无可比拟的设计到签核(design-to-signoff)运算能力,并加速其新时代大型设计的设计周转时间。这项突破性技术让群联电子将芯片设计周期的ECO迭代(iteration)减少50%,并将ECO周转时间缩短3倍,使其设计团队针对大型设计容量保有设计的灵活性,同时在人工智能、数据中心、汽车、超连结、运算、工业和消费等设计应用上,也达到优异的功耗、效能和面积优化目标。

随着芯片设计的尺寸和复杂性不断增加,传统ECO工具面临更多提升运算能力、增加机器储存和存储器容量的需求。使用层阶设计(hierarchical design)等典型ECO策略与工具的公司,常常无法将大型设计所需的存储器、储存空间和执行时间降至最低,因而影响到设计的生产力。而透过最新的Gigachip Hierarchical技术,Tweaker ECO 能大幅缩短周转时间并减少数百gigabytes的存储器,同时带来可预测的设计收敛(closure)以及更少的ECO迭代,却不会影响准确性。具备Gigachip Hierarchical的ECO技术提供了可预测的层阶收敛,经优化后能在单一机器上同时执行超过1亿个执行个体的设计和数百个情境,相较于传统的ECO流程,该技术能大幅降低所需的硬件资源。

群联电子处长张家源表示,先进节点的设计具有严格的PPA门槛,因此不能容许时序错误和冗长的ECO收敛时间。透过部署具备Gigachip Hierarchical技术的新思科技Tweaker ECO,以超过三倍的速度大幅改善了从设计到签核的生产力、效率和上市时程的目标。藉由与新思科技签核产品组合的深度整合,设计团队不仅确保一次完成矽晶设计,还大大减少了设计迭代的次数以及所需的存储器。对客户来说,这是一个了不起的里程碑,期望能为不断演进的半导体产业持续创造新一代的设计。

随着大量支持AI软件的投资与定制芯片的开发,签核情境(signoff scenarios)的数量因此提高,加上先进节点的物理复杂性(physical complexity),使得快速准确的ECO收敛成为芯片实作(implementation)过程中关键且持续成长的一环。Tweaker ECO运用了创新的 Gigachip Hierarchical ECO 技术, 能以更快速的执行时间、更少的存储器以及可扩展的架构处理市场上最大型的芯片。比其传统的ECO流程,Tweaker ECO所需的硬件资源较少,这让群联电子能有效地使用单一机器降低其每次执行的成本,从而使设计专案的成本降至最低。

新思科技矽晶实现事业群副总裁Sanjay Bali 表示:「随着设计迈向更小的制程节点,设计收敛的挑战因物理情境数量的提高而随着增加。只要每次出现ECO都可能影响投片的时程表,因此需要一个有效的解决方案,能及早识别、分析,处理和恢复芯片可靠性问题。Tweaker ECO的Gigachip Hierarchical技术移除了传统的设计障碍并降低了运算成本,让客户具备十足把握有效推出最大的芯片设计产品。

作为新思科技签核产品组合的一部分,Tweaker是第一个具备灵活流程控制(flow control)和整合GUI的完整ECO解决方案。以下产品的原生整合(native integration):具备时序和信号完整性分析与签核的业界金级标准新思科技PrimeTime 、寄生萃取(parasitic extraction)金级标准的StarRC以及IC Compiler II和Fusion Compiler,让设计团队有信心以最快的设计收敛路径,实现先进制程节点对芯片设计的所有PPA要求。