
从20納米以后,DRAM制程开始龟速前行。从19納米到11納米之间,以每次1~2納米的速度进展,跌跌撞撞地经历1x、1y、1z、1a、1b、1c以及未来的1d,共计7个制程。
虽然现在仍使用平面(planar)DRAM制程,却早已经大幅的利用与晶圆垂直的第三维度,使得DRAM在效能、功率上,还能有实质的提升;在芯片的密度上进展比较迟缓,看来有点鸡肋,但是对于有些应用—譬如高频寛存儲器(HBM),稍为提升密度还是有实际用处的。要达到HBM每个時代的存儲器容量标准,只有特定的制程時代有能力提高到如此高容量的存儲器芯片。
但是在每位元成本方面,制程的推进因为制程变得复杂,对于降低位元成本已毫无贡献。以三星电子(Samsung Electronics)现在的1b制程为例,就使用5层EUV,因而所费不赀。
DRAM市场短期内不会平白消失,但是如果其制程推进还是继续如此缓慢,仍然会逐渐失去其高科技产业的特性;高科技产业之所以能获取高额的利润,是因为其科技的快速推进可以重复运作。现在DRAM制程的缓慢推进、乃至于停滞是DRAM业者共同的梦靥。
10納米以下,目前各DRAM业者共同的技术推进方向大致是3D DRAM,只有三星会在1d制程之后试图导入垂直通道晶體管(Vertical Channel Transistor;VCT)。
垂直通道晶體管基本上是将晶圆上平面晶體管的结构竖著长,减少每存儲器单元的底部面积,从传统的6f2缩小为4f2,其中f(feature size)为半导体制程的特徴尺吋,譬如半金属间距(half metal pitch)。
这样的制程推进,大概稍大于10納米级制程推进一个時代的效益,然而这只是一次性的方法—下一步可没另一个方向可以再利用了。最主要的是垂直通道晶體管与未来的3D DRAM制程完全不沾边,研发的努力只能使用一阵子。因此并不是所有DRAM公司都做此想。
3D DRAM的引入第一个问题不是为何要引入3D制程,而是为什么到此时才引入3D制程?毕竟所有的DRAM大厂都有3D NAND的技术。当2013~2014年3D NAND技术开始被引入时,DRAM的制程也早已在25~20納米左右,即将进入龟速前进的10納米级制程年代。用已经成熟的3D制程技术来推进举步维艰的DRAM制程似乎是理所当然。
问题还是出在DRAM的结构上。
一个线路要能够用3D制程来制作,有几个先决的条件。首要的是线路要有高度的重复性,无疑的,存儲器的阵列是3D制程应用的首选。在此点上,DRAM是符合的。
再来是各层存儲器之间要有可以共享的材料。以TCAT(Terabit Cell Array Transistor)3D NAND的技术为例,各层之间存儲器单元的闸极控制(gate control)材料复晶(polysilicon)以及电荷陷阱(charge trap;用来储存NAND信號的单元)材料氮化矽(silicon nitride)是可以在各层之间共享的,因此垂直方向的制程整合相对简单,32层的存儲器可以用4、5层光罩来完成。
但是3D DRAM的结构就没有这么幸运,电容部分必须完全隔开以避免存儲器单元之间的信號交谈(cross talk);通道部分因为DRAM追求高机动性(high mobility),不能用在高宽高比深沟中的轻掺杂(light doped)复晶做半导体,各层存儲器之间可以共享的材料只有字线或位元线,端看3D DRAM是要求垂直制程的简化或面积的极小化。
另外,DRAM效能远比NAND为高,所容许的信號延迟(latency)很低。各层存儲器之间因紧密相邻所产生的感应电容(induced capacitance)等效应都会降低DRAM的表现以及信號的协同,因此3D DRAM的确比3D NAND的工程问题要复杂得多,这也解释为何3D DRAM制程迟迟没有上路。
无论如何,DRAM产业维持高科技产业特性除3D DRAM外已几乎没有前路,譬如以前在文献中经常被提及的无电容(capacitorless)DRAM,其數據保留时间(data retention time)远不能与目前的DRAM相比。
2023年7月长鑫在IEEE的International Memory Workshop发表其对3D DRAM的规划,三星也在同年的Symposium on VLSI Technology and Circuits发表其3D DRAM的技术论文。可见关于3D DRAM的议题各公司早已准备很久,只是研发结果发表的时机及场合各有考量罢了。
根据长鑫的设计,2D DRAM的电容—晶體管垂直堆叠的组合在3D DRAM中就被横摆著成为一层中的一个存儲器单元。
长鑫模拟出来的存儲器单元有多大呢?横躺的电容约500納米、晶體管200納米,加上字线和位元线,一个存儲器单元横方向的尺度接近1微米。
长鑫采取的制程是字线垂直到下边的接触平面,这个做法会让存儲器单元的面积稍大,但是垂直的整合制程会比较简单。在技术发展的初期,先做出来再做好是合理的策略。
至于存儲器阵列旁的周边线路(peripheral circuits),师3D NAND的故智,会在另外的芯片上制造,然后用混合键合(hybrid bonding)与上层的单晶(monolithic)存儲器多层阵列封装在一起。
字线和位元元线的金属间距都是70納米。用以前DRAM制程定义半金属间距来看,这个起始制程大概就是35納米节点,与3D NAND刚开始时的30~40納米制程相彷。
这样的3D DRAM堆叠32层后,所得的存儲器容量与1b的2D制程相彷。堆叠64层后容量就与10納米以下第一時代制程0a相彷。这个堆叠是个可以重复的进展,DRAM的高科技产业属性因此得以维持。
目前有发布大概推出时程的是三星,大概在2026~2028年之间,与2D平面制程会并存一阵子,这与3D NAND刚出来时的策略也相同。
假设3D DRAM的确是可行的技术,有2点值得评论。
第一个是高帶寬存儲器是否会沿著目前的方法向前推进?目前的HBM是多个DRAM芯片以先进封装堆叠以达到较大容量,其中先进封装的费用占总成本的相当部分。如果存儲器容量可以用单晶的3D制程来增加,成本有可能降低。但是这是比较长远的事。
另外一个议题有关于地缘政治。长鑫在其文章中说是业界第一次揭露3D DRAM技术,其实业界各自默默研发都很久了,但是长鑫对于3D DRAM的应用可能会特别有感。一方面目前长鑫的制程大概在1z节点,与领先公司有2、3代的差距。开始采用3D DRAM制程,可以快速拉进距离,毕竟那是一个新战场。
最重要的是3D制程中,技术的重心将从光刻搬移至蚀刻,这是长鑫在EUV资源受制约的状况下,最可能的突破口。所以各公司3D DRAM制程的实际发展状况和开发能力外界也许看不清楚,但是长鑫比较有可能投入较多资源是合理的预期。