DRAM 制程发展方向：DRAM结构在制程微缩中的挑战

DRAM在1970年问世，取代以前的磁芯（magnetic core）存儲器，成为计算机冯诺伊曼架构中的一个重要模塊。在1984~1985年之间，因为个人电脑及工作站的兴起，DRAM变成半导体市场中市占最大的单一产品。

因为DRAM制程的进展直接决定存儲器容量，以及DRAM有较大的市占，有能力累积足够的资金以投入下時代的制程研发，DRAM自问世以后就成为摩尔定律主要技术推手（technology driver）。肇因如此，自1980年代后陆续投入半导体产业的日本，以及其后的韓國、臺湾，许多公司都选择投入DRAM此一次产业，因为这代表投入半导体产业中最先进的制程。

但是DRAM的制程领先地位在2000年初不久之后首先被NAND超越，之后逻辑制程又超越NAND，成为半导体制程技术的驱动者。

DRAM开始偏离摩尔定律并不是之前促使DRAM成为技术驱动者的因素消失了。事实上，到2024年为止，存儲器仍稳占半导体市场的4分之1左右，而是DRAM的基本结构在20納米以下遇到尖锐的挑战。

DRAM的存儲器单元（unit cell）结构为1T1C，亦即一个读取晶體管（access transistor）和一个电容。选电容当成信息储存单元天经地义－电容是电路三元件电阻、电感、电容中的一员。

电容上电荷的有、无代表信息的「1」和「0」，需要读、写电容上的信息时，就开启读写晶體管。基础物理教育告诉我们电容上的电荷，即使维持电容两边平行电板（parallel plate）的电压差不变，电荷也会随著时间逐渐流失。电荷流失的速度与两片平行电板之间的距离成反比，与平行电板的面积以及在平行电板之间物质的介电常数（dielectric constant）成正比。因为电容上的电荷会随时间流失，所以电容上的信息必须经常更新（refresh），目前DRAM中的信息刷新时间为64ms。

为了要控制个别的记忆单元，每一个单元的晶體管的闸极（gate）连有字线（word line），施加电压后可以让晶體管处于开启状态，可以用来执行读、写或更新的操作；位元线（bit line）则连接晶體管的汲极（drain），将自电容通过已开启晶體管的电荷送到傳感放大器（sense amplifier）侦测0或1的信號。如棋盘线交错的字线和位元线可以准确定位一存儲器单元，让周边线路挑选以读写其中信息。以上就是DRAM运作的大概架构。

DRAM制程持续推进的挑战，也正源自于这1T1C的架构。制程微缩的方向，与DRAM使用的晶體管以及电容所需的物理特性是朝反方向走！

首先遇到的是电容值的问题，2000年左右的电容值必须保持在40fF（femto Farad）左右，那时的电容已开始利用芯片上的垂直方向此一维度，电容要嘛挖成深沟（trench）状，放在晶體管旁的下方；要嘛堆垒成圆柱状（cylinder or pillar），置于晶體管上方，也就是利用垂直于芯片的方向面积的延伸来增加电容的面积。

但是制程的微缩会让圆柱的底部缩小，电容的面积因而减少，电容值也会随之降低，所以必须增加电容的高度，以增加电容的面积，借以维持电容值在一定的数值以上。以10納米级别制程为例，电容值必须维持在10~20fF以上。

但是减少圆柱底部面积、增加圆柱高度，就是增加圆柱的宽高比（aspect ratio），这会造成蚀刻制程的难度，圆柱底部较尖锐的形状也会造成新的电性问题，所以宽高比就停留在1：50，难以再推进。

至于晶體管，存儲器的与逻辑线路的注重不同的特性。逻辑晶體管注重效能（performance），也注重漏电流（leakage current）及其它特性；DRAM晶體管首重漏电流，因为这对电容保存信息的能力是致命。

晶體管存在漏电流的原因之一是栅极感应汲极泄漏（Gate Induced Drain Leakage；GIDL），指的是在栅极的位势（potential）高于汲极的位势时，即使晶體管处于关的状态，电流仍然会从汲极泄漏流向衬底（substrate）。

这个问题是历年来DRAM制程推进都要面对的问题，而且愈来愈严苛。

DRAM近年应对这个问题的措施包含在晶體管结构的变更，包括凹槽式通道阵列晶體管（Recess Channel Array Transistor；RCAT）、鞍鳍晶體管（saddle-fin transistor）、具有闸极工作功能控制（gate work function control）的埋栅（buried gate）晶體管等结构。

但是制程微缩也是朝不利于漏电流控制的方向移动。由于晶體管通道变短，于其上的闸极对于通道上的电流操控能力变弱，这就是短通道效应（short channel effect）。漏电流的降低也高度挑战制程研发。