西门子推出Tessent RTL Pro　加强可测试性设计能力

西门子数码化工业软件发布Tessent RTL Pro创新软件解决方案，旨在帮助IC设计团队简化并加速下一代设计的关键可测试性设计（DFT）工作。

随着IC设计在尺寸和复杂性方面不断成长，工程师必须在设计早期阶段识别并解决可测试性问题。西门子的Tessent软件可在设计流程早期分析并插入客户大部分的DFT逻辑，执行快速合成，然后执行ATPG（自动测试矢量生成），以识别和解决异常模块并采取适当措施，以此满足客户不断成长的需求。

Tessent RTL Pro进一步扩展Tessent产品组合领先的设计编辑能力，可在设计早期自动分析并插入test points, wrapper cells和x-bounding逻辑，进而帮助客户缩短设计周期，并提高其设计的可测试性。与其他解决方案不同的是，Tessent RTL Pro可处理复杂的Verilog和SystemVerilog构造，同时保持原始RTL设计的外观和体验。

Renesas目前已采用Tessent RTL Pro来推进其在设计流程shift-left工作上的进展。Renesas Electronics Corporation共享研发EDA业务部数码设计技术部门的EDA资深首席工程师Tatsuya Saito表示，采用 Tessent RTL Pro设计新一代汽车半导体，使我们能够持续推进设计流程的shift-left策略，减少传统设计流程的叠代次数。现在不但可以达成这一切，同时还可保持一流的涵盖率和矢量数量，为后端和验证团队提供包含所有Tessent IP（包括RTL中的VersaPoint测试点）的相同完整设计视图，这对于提升我们的竞争力至关重要。

Tessent RTL Pro能与西门子领先的Tessent DFT工具搭配使用，Tessent RTL Pro可分析RTL复杂度及其对测试点插入的适应性，从而评估是否可以高效地编辑客户的RTL结构，这是在整个设计过程中增加测试点时的一个关键因素。这项创新功能可以帮助客户缩短设计周转时间，加快产品上市速度。

Tessent RTL Pro的「shift-left」功能有助于增强第三方工具在合成前增加DFT逻辑时优化面积和时序的能力，只需执行闸极电路的扫描链插入工作。设计插入是在RTL开发阶段进行，透过RTL输出，可实现与第三方合成和验证软件无缝整合。此外，RTL Pro所生成的设计档案可与任何下游的合成或验证流程配合使用，而不需要封闭流程的过程。

西门子数码化工业软件Tessent部门副总裁兼总经理Ankur Gupta表示，Tessent RTL Pro继续履行西门子的使命，为芯片设计师和DFT工程师提供业界最先进的解决方案，用于其设计流程。由于能在设计的RTL阶段分析并插入wrapper cells、x-bounding逻辑和VersaPoint测试点，客户现在可以大幅提高其设计的可测试性，从而进一步推进其设计流程计划。