一年一度的OCP Summit（Open Compute Project）开放运算计划高峰会，在10月14日起于美国加州圣荷西市举行。OCP于2011年，在Meta的主导下成立，目的是藉由开放的平台，使得在数据中心的硬件建置，能有统一的规格，有助于供应链的建立。讲白话一点就是藉由标准化及多家供应商，好降低成本。拜这两年AI服务器及云端运算的蓬勃发展，今年（2024年）会场吸引超过7,000人参与，以及100个展示摊位，再加上200场以上的专题演讲，可谓盛况空前。去年的OCP的展示现场，除了美国云端业者、供应商外，几乎都是台湾厂商的天下，显示出台湾在AI运算硬件供应链上强大的实力。今年展示摊位出现几家日韩存储器，以及国内大陆服务器的制造商。延伸报导OCP扩展AI开放系统战力　NVIDIA助阵献宝GB200大会一开始的主题演讲，照例是由几家云端服务业者及主要芯片供应商（GPU/CPU）所担任。轮到英特尔（Intel）数据中心业务的执行副总演讲时，还在谈老掉牙的x86平台，听众都觉得乏味之际。台下突然间有一个人跳了上去，原来是下一场要演讲的超微（AMD），也是数据中心业务的执行副总。原来两家公司在x86平台上彼此征战这麽久，现在要开始结盟共组x86生态圈，以对抗来势汹汹的ARM CPU。接着两个人就开始介绍x86的优点，包括了可信赖的架构、指令的一致性、界面的共容性等优点。两个人还时不时的调侃对方的CPU，暗示自己的还是比对方的好。所以商场上没有永远的敌人，但因此会成为朋友吗？这个安排好的桥段，成为了当天会场上的亮点。同一个时段两家业者的CEO，也在西雅图宣布这项结盟。延伸报导ARM、高通AI PC网内互打 英特尔、超微捡到枪　x86不战而胜AI for AI 是在会议中另一个响亮的口号，但是第一个AI的意思是accelerate infrastructure，也就是要加速AI运算硬件的升级（scale up）以及平行增（scale out）。算力的需求是持续地在增加，会场上的研讨会不断地在呼吁，诸如存储器的储存空间不足，由目前的HBM3要增到HBM4。数据的传输速度需要再增快，由400 Gb要到800 Gb，甚至1.6 Tb。AI交换机处理信号的能力，也需要到 51.2 TB以上。每一机柜的电力需求，目前的NV72已经到了120 KW，会场中已在讨论250 KW的方案,甚至未来直接来到400 V或800 V直流高压系统。随着电力的增加，伴之而来的就是热的解决方案。气冷的极限在于每平方厘米可散掉100 W的热，未来的高速运算芯片，所产生的热会达到每平方厘米500 W，因此用液体来冷却是必要的途径。会场中的诸多讨论都在敦促供应商们，要将硬件升级并横向扩充，唯一没有被抱怨的是芯片的先进制程，可见我们护国神山的杰出贡献，深获各界的肯定。顺带一提的是去年整个AI数据中心的市场规模是2,600亿美元，扣掉建筑、机房地硬件设施，以及半导体中的存储器，其核心的半导体如CPU、GPU、switch ICs等就达到820亿美元的市场规模，这其中有相当的一部分是进了护国神山的口袋。会场上也观察到几件耐人寻味的事，众所周知云端服务的系统业者都希望能有定制化自研的xPU，导致几家SoC的大型公司如博通（Broadcom）、迈威尔（Marvell）、以及联发科，都开始客户端ASIC的设计服务。基于小芯片（chiplet）未来会扮演愈来愈重要的角色，SoC公司因为熟捻于供应链中的晶圆代工、EDA设计软件、封装测试等环节，未来也有可能增加提供小芯片的设计服务的事业。而ARM正挺身而出，想要建构此一生态系。目前的AI数据中心几乎是NVIDIA一个人的武林，NVIDIA有GPU、CPU、ASIC，负责scale up传输的NV link，以及 scale out传输的Infiniband，更可怕的还有CUDA的软件作业平台，以及能作为超级电脑的系统架构。NVIDIA做了上下游缜密的整合。其他公司所组成的复仇者联盟，对应的有不同品牌的xPU，负责传输的PCIe、UA link、Ultra Ethernet等。这就如同苹果（Apple）手机与Android系统的差别，再怎麽样苹果自成一格的手机，总是比其他各家使用上来的流畅，且不容易当机。延伸报导ARM来势汹汹　英特尔与超微携手x86化敌为友天下武功，唯快不破。NVIDIA对应着铺天盖地天兵天将的来袭，策略就是一年一个新机种，让竞争者疲于奔命。然而800磅的大猩猩每年要脱胎换骨一次，就必须要具备强有力的指挥系统，这就难怪NVIDIACEO黄仁勳得有40多人直接跟他报告了。 

如同十多年前的日本安倍经济学的三支箭，以拯救日本长期的通缩、振兴经济，提升日本的竞争力。在1980~90年代，曾是世界第一的日本半导体产业，经历失落的30年，最近不约而同地射出了三支箭，希望能一举扭转目前的颓势。东京大学的黑田忠广教授，甚至称之为「热水中被煮着的青蛙，突然间跳了起来。」是哪三支箭要来振兴日本的半导体产业？第一支箭就是日积电（JASM），台积电的熊本厂；第二支箭是日本政府主导，结合几家日本重要企业，在北海道设立的Rapidus，直接切入2纳米的制程；第三支箭就是台积电在日本筑波，设立的3DIC先进封装的实验室，与东京大学及日本材料及设备厂商合作。这三支箭都需要仰赖外国的技术及资源，日本舆论将此比拟为，在19世纪幕府时代的「黑船事件」。黑船事件开启日本与西方世界的交流，明治维新接着发生，一举让日本进入世界强国之林。这三支箭分别都有其目的，而合起来就成为日本半导体的复兴大业。首先，日本长期以来未持续投资在半导体先进制程，因此制程技术停留在40纳米。日积电的任务就是要填补28～16纳米的空缺，并且配合到日本产业所需的车用IC及影像显示IC。第二支箭就有很大的争议了。在没有任何先进制程的学习曲线支撑下，直接切入2纳米，现阶段三星电子（Samsung Electronics）及英特尔（Intel）都做不到，这岂不是痴人说梦？虽然有美国IBM及欧洲Imec的技术转移，包括EUV技术，但是研究机构的技术，相对于要实现高整合度的IC，仍有一段相当的距离。日本是如何盘算第二支箭？原来由16到3纳米，使用的是鱼鳍式晶体管（FinFET），到了2纳米晶体管就须改为GAA（gate all around）或称为nano-sheet。与其由16纳米切入，需要建立FinFET的学习曲线，在后头苦苦追赶，倒不如孤注一掷，直接进入下一个时代的晶体管。虽然离台积电仍有段距离，但是不会输三星及英特尔太远。这只箭是大胆的，但不失为好的策略。第三支箭就含有长期的战略意义了。3DIC不只是先进制程需要，成熟制程所制作的IC也是需要的。如果说摩尔定律是半导体元件尺度的微缩，那3DIC就是电子系统尺度的微缩了。这平台提供将各式小芯片（chiplet）密集的堆叠，造就系统特性上的提升。日本优异的半导体材料及设备供应产业，更是强化3DIC技术的重要基石。当日本在80年代末期，自诩在许多产业上创下全球第一，尤其是石原慎太郎及Sony创始人盛田昭夫合着的《可以说NO的日本》，彻底地激怒美国，开始对日本输美的半导体设限，并扶植韩国。那个时期个人正在美国当研究生，有回遇到来自日本的半导体教授。当他知道我来自于台湾时，趾高气昂地问我，「你知不知道日本统治台湾多少年？」。相似的场景在2000年后，我参与一个半导体国际会议的筹办，当与会的委员都希望日本能多贡献投稿的论文。日本的代表面有难色地说「我们已经不是世界第一了，甚至连亚洲第一都说不上」。日本并没有像美国，大剌剌地要台积电将最先进的制程搬到美国，而是反求诸己，邀请台积电的成熟制程来日本设厂，而先进的制程想办法自己解决。充分地表现出东方文明克己复礼的美德，另一方面也维持住日本民族的自尊心。我个人对于日本文化中的职人精神，是打从心底的佩服。有回在日本参加光电半导体研讨会，当时在报告单波长的半导体雷射研究，用于长距离的光纤通讯。要实现单波长，需要在雷射底部制作一精密的长条形光栅结构，以选择所需要的雷射波长，当时这是个相当挑战的工作。日本的研究人员不是只做1条，而是连续做3条，在一个元件上产生3个不同波长的单波长半导体雷射。我在台下看得目瞪口呆，久久无法平复。1960年代末期日本经由美国的授权，已逐渐在半导体产业站稳脚步，当时的美国Richard Nixon曾警告过，「日本是个有文化的民族，绝对不会满足于只销售晶体管」。这三支箭涵盖成熟制程、先进制程及先进封装，若能支支中的则复兴大业可期。我相信第一支及第三支是会命中目标，第二支箭的难度较高。但是在日本既有文化底蕴的加持下，第二支箭命中的机率还是有的。

两周前SEMICON Taiwan在台北举行，这个年度盛会聚集全球各地重要的半导体厂商及菁英，共同探讨半导体未来的新技术及产业趋势，这其中最吸睛是对于未来两个「万亿」（trillion）的预测。第一个万亿是大家比较耳熟能详的，半导体的市场规模，会由现在的6,000多亿美元，成长到2030年的破万亿美元。台湾2023年的GDP是7,551亿美元。第二个会破万亿的是单一封装芯片的晶体管数目会超越1万亿，目前的纪录是NVIDIA Blackwell架构GPU内涵1,040亿个晶体管，使用台积电4纳米的制程。所以要破万亿，还需要10倍的成长。在1980年代，我们所探讨单一芯片晶体管的数目是百万级（million），而2000年初来到10亿级（billion），又过了20年现在是万亿级（trillion）。10倍的成长在半导体界是司空见惯不足为奇，但是以10倍速度的成长且经历过50年，几乎所有可能的方法及创新的技术都用到了极限，所以万亿级晶体管的最后一里路将会是备极艰辛。位于比利时的Imec成立40年，是全球半导体相关先进技术最重要的研究机构，举凡FinFET、EUV、nano-sheet FET等，都是其领先提出并且实现。由于其中立的立场，以及拥有先进设备及优越的人才，吸引全球大厂进驻与其合作，因此被称为是半导体界的瑞士，所以由Imec来说明万亿级晶体管的实现是最恰当不过的。Imec在会场自家举办的论坛中提出CMOS 2.0的概念，也就是实现万亿级晶体管所需的创新思维及技术。这除了要持续微缩晶体管的尺寸，也就是more Moore；另外还需要先进的封装技术来配合，这就是more than Moore了。台积电已经量产3纳米制程，即将进入的2纳米，晶体管的架构会由FinFET进入到GAA（gate all around）也就是nano-sheet晶体管。但是要持续进入到1纳米以下，CMOS晶体管的架构要做结构性改变。我们都知道CMOS（complementary MOS）是由nMOS及pMOS组合而成，由最原始的平面式（planar） CMOS到FinFET以至于GAA，2个nMOS及pMOS一直都是并排在同一平面。但是到了1纳米以下，为了更进一步的微缩，nMOS及pMOS必须要上下堆叠而非并排。也因为是上下堆叠可视为是一个晶体管，所以被称为是CFET。可以用堆叠方法做出1个CFET，同样的方法就可以做出2个以上CFET的堆叠，这样万亿级晶体管的晶圆不就可以实现了?其实不然，这还要许多尖端工艺来配合。要做到1纳米等级的曝光显影，需要使用高数值孔径（NA=0.55）的EUV，此EUV造价不斐需要3亿美元。另外，上万亿个晶体管的耗电会轻易地超过1,000瓦，为了节省电力的消耗，研究人员提出晶圆背面供电的方法。现行的晶圆不论信号或者电源都是由晶圆上方所提供，所以电力需要经过十几层的金属往下，才会到达最下方需要电力来运作的晶体管。这就如同提了一桶水，走山路到到山顶去浇水，山路是愈走愈窄，好不容易到了山顶，可能只剩下半桶的水。直接由晶圆背面供电，是个立竿见影节省电力消耗的良方。台积电在A16制程（1.6纳米）将开始使用此背面供电技术，但是该如何实现？这需要晶圆键结技术（wafer to wafer bonding），包括bumpless技术。也就是将提供背面供电的电路制作在另一片晶圆上，然后与磨薄后主芯片的背面对准并键结，使两片晶圆结合为一体，这个程序需要在真空下加温及加机械力，而晶圆间的键结是依赖凡德瓦尔力（van der Waals force）来完成。这个技术在30多年前，我在美国当研究生时就已经发展，当时隔壁实验室正从事MEMS的研究，需要制作一个微小的空腔，因此手工组装一套半导体晶圆键结设备。没想到当初这套技术，如今成为实现万亿级晶体管的利器。既使有了更省电的CFET及晶圆背面供电技术，然而上万亿个晶体管仍旧会产生相当的热，需要从有限的面积内带走。Imec研究人员制作液态冷却的微流道，将冷液体引入到晶圆表面的热点，而将热带走的热液体，由不同的流道引出，并在外部做热交换。此微流道相当的复杂，需要将冷热液体分流，这很难用传统的机械加工来完成，而3D打印技术克服这个困难。半导体的晶圆技术总是不断地，在面对问题及解决问题的循环中匍匐前进。过往多依赖晶体管结构及晶圆制作技术来完成，现今先进封装甚至散热技术会扮演愈来愈重要的角色。此次SEMICON Taiwan所揭櫫的两个万亿的目标，我们相信是会达成的。

每隔一段时间，笔者便会发表关于第三类半导体（氮化镓，碳化矽）的看法，毕竟这块园地是十几年来笔者长期关注、耕耘及使力的地方。十多年前在工研院时代，我们只知道第三类半导体，会是个时代及产业的趋势，并不全然地清楚实际应用的场景及何时会发生。经过这些年头，产业生态链逐渐完整，应用场景也日趋明朗，但是还尚未达到实际真正的引爆点。随着8寸晶圆的导入，是有机会引起第三类半导体大爆发。Yole在最近发表的市调报告，整体分离式功率元件（discrete power devices）市场规模在2022年达200亿美元，预估在2028年会超越330亿美元。这330亿美元的市场规模，矽基功率元件仍占大宗，但第三类半导体比例会到30%以上。碳化矽与氮化镓的比例约略是4:1，也就是碳化矽80亿，氮化镓20亿。在市场应用上，几年前流行一时的氮化镓60W快充电源转换器，只是个小众市场。最近关注的焦点在于电动车的电控及电池充电系统，第三类半导体尤其是碳化矽扮演不可或缺的角色。然而近来火红的AI算力中心的电源需求，第三类半导体的角色扮演，却比较少受到关注。不论是电动车或者AI算力中心，都需要大量的电流来驱动马达或者是芯片。为了避免过度的电流在传输上造成损耗，以及减少导线承载电流的截面积，直流高电压是个必然的趋势。电动车已经由直流48V走到400V，甚至于800V的直流高电压，AI算力中心也势必跟随电动车脚步，转向直流高电压。相较于矽基的功率元件（MOSFET、 IGBT），第三类半导体在相关高电压、大电流及切换频率的表现上都优于矽基元件。电动车关注的在于高电压及大电流，AI算力中心还须加上切换频率，因为在机柜内空间有限，提高切换频率可以增加功率密度。第三类半导体在供应链及应用端已逐渐成熟，市场何时会引爆？目前的重点在于价格。举一实际的案例，1个功率模块，若使用第三类半导体，其所需的元件数目可以是矽基元件的一半，但是遗憾的是整体的价格却还是矽基的2倍。所以第三类半导体若能积极地导入8寸晶圆的制造，使得价格上能降低30～50%，引爆点就有机会发生。氮化镓已经有公司导入8寸晶圆的制程，至于碳化矽到2025年将有IDM公司如英飞凌（Infineon）、安森美（Onsemi）、Wolfspeed、罗姆（Rohm）、意法半导体（STM）、博世（Bosch）、富士电机（Fuji Electric）等陆续导入8寸晶圆，这些公司也或多或少有8寸氮化镓晶圆的规划。即将引爆的契机已快来临，台湾的产业链该如何抓住呢?第三类半导体技术及8寸晶圆厂对台湾都不是问题，问题在于商业模式。无可讳言，目前矽基功率元件产品及技术领头的厂商，都是国际IDM的大厂，因为这是个元件设计与晶圆制造需要密切配合，才能创造出优异产品的产业。然而在台湾，我们是以设计及晶圆代工分业，为主要的诉求，因此我们的功率元件厂商，只能配合晶圆代工厂所提供的标准制程，或做有限度的优化，在量大的市场内作价格上的竞争。我们商业模式需要做些调整，整合是必要的，但不必然要走到IDM模式。晶圆代工厂，尤其是能提供第三类半导体8寸晶圆的厂商，可以朝虚拟整合（virtual integration）的方向来规划。也就是策略性地扶持少数几家元件设计公司，在制程条件上予以充分的配合，宛如两者是在同一个屋檐下工作，如此才有机会与国际IDM大厂一搏天下。要能做到虚拟整合，必定不会是件简单的事。我们已经失去矽基功率元件市场主导的机会，第三类半导体正准备引爆中，加上台湾优良的8寸晶圆经营的绩效，我们是有机会在国际的舞台上发光发热。 

超微（AMD）CEO苏姿丰来台参与COMPUTEX 2024，期间有一次的公开演讲，提到她本人很讶异在台湾有这麽多人知道CoWoS（chip on wafer on substrate）技术，这在美国是不可能的事。事实上CoWoS一词是台积电张忠谋创始人一手钦定的，这名字取得真好，一眼就可以望文生义。就如同TSMC一般，很清楚让人知道葫芦里卖的是什麽药。CoWoS是一种先进的芯片垂直堆叠封装技术，也是延续摩尔定律继续前行的最重要利器。摩尔定律过去五十年中，所着重的在晶圆的平面上做不断地微缩。但是当微缩到了纳米等级，最终还是会遇到物理的极限，因此往垂直方向去堆叠是一个必然趋势—如同在人口密集的地方要盖高楼一般。约莫在二十年前，半导体技术尚未进入28纳米制程，研发人员就开始提出3D IC的概念，当时用了「 more than Moore」这个词，以对照摩尔定律的「more Moore」。然而要堆叠芯片技术上并不困难，但是在实际应用上却很难实现，就如同盖高楼，每一层的主结构必须是一致且贯穿的，才有可能一层一层的堆上去。所以只有存储器的芯片，因为是完全相同的架构，才有可能彼此堆叠，但当时的存储器芯片并没有这个需求。之后研究人员提出了矽穿孔中介层（through Si via interposer），也就是在中介层上方的平面放置多个芯片，因为中介层是使用半导体的制程，可以紧密结合这些芯片，并提供高密度的横向走线（RDL），芯片间信号可以走最短路径，提升芯片效能。这就是俗称的2.5D封装技术，此中介层就是CoWoS中的wafer。所以严格来说CoWoS是一个2.5D的封装技术。顺带一提的是这2.5D名词，最早是由日月光集团唐河明博士所提出。台积电是第一家将矽穿孔中介层量产的公司，这多亏蒋爸（蒋尚义）的主导与支持。但是推出来之后，却是叫好不叫座，乏人问津，也就是科技界常说的「solution looking for problems」。后来第一个使用CoWoS技术的是在2011年的Xilinx，将4个FPGA芯片紧密的并排再一起，并利用RDL彼此信号相连。因为CoWoS所费不赀，所以高单价的FPGA为了追求效能，才率先使用。就连苹果（Apple）手机内的AP芯片，至今还未使用CoWoS。接下来直到AI时代的来临，CoWoS才受到广泛的重视。NVIDIA是在2016年的P100 GPU开始使用CoWoS，主要用于与一旁的HBM存储器能紧密的信号相连。有趣的是，HBM是第一个实现3D的芯片堆叠，目前已经可以将12层、甚至16层DRAM堆叠在一起。NVIDIA近期所推出的Blackwell GPU，将2个GPU芯片，以几乎无缝地紧密相连，而中介层提供高密度的RDL以及连接凸块（bump），再次大幅提高信号传输速度，并减少功耗。此番CoWoS技术所带来的效益，几乎等同于将制程技术推进一个时代。然而，随着需要相连的芯片愈多，CoWoS中介层所需的面积就持续增加，不仅增加费用，而一片12寸大的晶圆能提供的数目也势必减少。玻璃基板当作晶圆中介层的想法就应运而生。首先，玻璃基板够大（5.5代玻璃面板是1.3米 x 1.5米），另外玻璃基板够平整，可以制作出高密度的RDL，同时对于高速的信号具有更低的传输损耗。现阶段如果能顺利解决玻璃基板钻孔的问题，将来非常有机会提供一个低成本、高效能的中介层。台积电为此也适时推出经济版的CoWoS-L（local Si），中介层是使用封装业常用的制模（molding）技术。模的中介层内可内埋local Si interconnect（LSI）芯片，提供所需要高密度的RDL，同时也可以内埋其他的主被动元件以及芯片。不过要完成薄、大面积且不碎裂的制模，在工艺上是很大的挑战。CoWoS中的芯片及晶圆中介层会被台积电所牢牢地绑住，外人难以越雷池，因为这牵涉到对终端客户的承诺。至于substrate高速载板，则有机会被多家供应商所分食，而高速载板内有更多的空间，整合内埋所需要的元件。半导体先进封装技术，尤其是CoWoS，未来在延续摩尔定律道路上扮演不可或缺的角色。现在发生的是AI带来的需求，未来在各领域小芯片（chiplet）的整合，都需要这些技术，而且会更多元及多样。在这条道路上，除了制程技术及IC设计的专长外，需要材料力学、结构力学以及散热机制等专长的人共同参与。当more Moore 「山穷水尽疑无路」时，more than Moore提供「柳暗花明又一村」，这一村将带给半导体产业至少再20年的荣景。

英特尔（Intel）近期负面消息不断：市值已经跌到半导体类股的第十名，是台积电的5分之1；晶圆代工业务持续扩大亏损；先进制程发展不顺；高通（Qualcomm）抢先与微软（Microsoft）合作推出AI PC的芯片。这一切在十年前，甚至五年前都是无法想像的事，英特尔到底怎麽了?英特尔CEOPat Gelsinger，上周在台北的COMPUTEX发表主题演讲。演讲是以击鼓演出开场的，颇有对这些负面信息，采取鸣鼓而攻之的味道。Gelsinger以摩尔（Gordon Moore ），在早年提出摩尔定律时所说的一句话开始，「Whatever has been done, can be outdone」，也就是说「过去不论完成了什麽，都是可以被超越的」，他相信自己是在做件超越前人的事，包括要在4年中完成5个先进制程节点。凭心而论，就个人的观察，英特尔还是一家非常有创新能力的公司。过去不少英特尔的创新是在创造一个产业生态，引领整个半导体界往前迈进。比如说，在90年代英特尔率先提出12寸晶圆平台，2000年代又接着倡议18寸的晶圆；为了PC的无线网络，提出WiMax架构；而Lightpeak是为了解决PC的有线高速信号传输；在封装上，与日本的味之素共同开发ABF材料；最近被讨论甚多的玻璃载板，以取代现有的高速载板，也是英特尔在多年前所提出的；为了解决芯片功耗过大的问题，英特尔率先提出芯片背面供电（backside power）的想法，为目前最有潜力的解决方案；甚至EUV的微影技术，也是英特尔首先赞助的科研计划。即便台积电轰动武林的CoWoS，英特尔也有EMIB（embedded multi-die interconnect bridge）的技术来抗衡。上述这些林林总总，如果没有英特尔的创新与推动，整个半导体产业也许还停留在石器时代，绝非现在的样貌。这麽一家创新又技术领先的公司，是发生了什麽事，造成今天的局面？首先，英特尔在最近的20年间（2005～2024）已换了4任的CEO，任期远短于先前摩尔在位的12年，以及Andrew Grove的11年。除了Gelsinger为技术出身外，其他3位都出身于营运或者财务。其次在整个半导体产业的生态改变，尤其是先进制程，7纳米制程节点是一个关键。在2010年初期，全球在开发7纳米技术，都遇到相当的瓶颈。首先若延袭既有浸润式DUV技术，在关键的微影制程，需要经过3次到4次的曝光程序，既费时又费工。当时的EUV，虽然只需1次的曝光，但是由于光的强度不足，每小时晶圆的产出远低于100片，量产上遭遇困难。整个产业弥漫着悲观氛围，认为技术已经遇到天花板了。换言之，在资源上的投入就不再这麽积极。最后也是最为关键的是，英特尔是家IDM的公司，有自己的产品。在这段期间英特尔先后并超过10家公司，比较大的购并案包括Altera （FPGA芯片），Mobileye （ADAS，车用自驾芯片），Habana（AI芯片）等。由于先进制程遭遇到瓶颈，自然地会考虑到CPU之外的产品线，再加上CEO多出身于营运，自然是忽略在技术深耕上的投入。反观台积电，由于没有自己的产品，唯一的选择，只能在技术上加大力道寻求突破，以及与客户的充分合作。终于EUV的瓶颈打开，加上苹果（Apple）、NVIDIA等重大客户，不断地对于先进制程的需求，最终导致今天英特尔的困境。在COMPUTEX 2024的主题演讲上，Gelsinger卖力地介绍自家Xeon 6 服务器处理器、Gaudi 3 AI加速器，以及AI PC Lunar Lake处理器。其中Gaudi 3以及Lunar Lake是委托台积电生产，分别使用5纳米以及3纳米的制程。这也显示Gelsinger想要超越过去英特尔的积极作为。个人的观察，英特尔还是个相当有底气的公司，Gelsinger的企图心以及有步调、弹性的作为，若能假以时日，势必会威胁到超微（AMD）甚至NVIDIA。美国政府也一定会全力来支持英特尔，因为英特尔是唯一拥有半导体先进制程能力的美国公司，而半导体又是全球兵家必争之地。最后，英特尔是否有机会威胁到台积电的龙头地位？值得我们深思。

数周前NVIDIACEO黄仁勳在GTC 2024大会上发表新一代的GPU （B100/B200）。这B系列的GPU打破相当多纪录，首先这GPU是由2颗独立的芯片并排结合而成，采用台积电先进的4纳米N4P制程，而接合的方式是利用台积电CoWoS（chip on wafer on substrate）先进封装技术。每一个芯片内涵1,080亿个晶体管，这是首次单一芯片晶体管的数目超过1,000亿颗，2颗加总共有2,160亿颗。1980年代我们在念半导体的时代，1个芯片所含晶体管的整合度，由SSI（small scale integration），到MSI、LSI以及最后的VLSI（very large scale integration）。VLSI所定义的单一芯片所含晶体管的数目，也不过是100万颗。现代的科技将这个数字推进10万倍。我们都知道GPU的算力跟晶体管的数目是直接相关，要增加晶体管的数目，一则是利用微影技术缩小晶体管的尺寸，另一则则是增大芯片的面积。就增大面积而言，在NVIDIA B系列前三代的GPU（H / A / V系列），芯片的面积就已经超过800平方厘米，将近3厘米的平方。事实上这芯片面积，包括B系列在内，已经是12寸晶圆的极限，若继续扩大芯片的面积，良率及在1片晶圆所能产生的芯片数目，都会受到很大的影响。在无法继续增加芯片面积的限制下，将2颗芯片利用先进的封装技术，紧密并排在一起，如同1颗大的芯片，将会是未来的常态。苹果（Apple）M1 Ultra处理器，就是由2颗M1芯片并排组合而成。吊诡的是，这回B系列GPU使用的是台积电进阶版N4P制程，与前一代H系的N4相比，根据台积电所公开的数据约是效能提升6%。然而，以单颗B系列的芯片为例，其晶体管的数目相较于H系列，增加约30% （1,080亿颗 vs 800亿颗）、功耗约略减少30%（500瓦 vs 700瓦），换言之，效能提升将近50%。除非NVIDIA在B系列的GPU设计架构上，做了重大突破，否则很难想像这50%的效能改善是从何而来？个人认为很大的改善在于，这2个芯片中的数据传输的损耗大幅下降。2个芯片中所传输的数据量是10TB/s，也就是每秒传输10的13次方的数据量，而M1 Ultra的数据量却是2TB/s。紧密结合芯片中的数据传输所产生的功耗，是远小于数据由芯片传输到印刷电路板上，再到另一个芯片上。两者之间的功耗差距，除了距离长短之外，芯片与电路板间的阻抗不匹配，都会造成传输上的损耗。换言之，在不断需要提升算力的同时，利用先进封装将几颗运算芯片，紧密地结合在一起，未来将会是一个关键。如同利用矽光子及CPO（co-package optics）技术，将数据中心的交换器，大幅地减少其功耗及增加传输数据，是相同的道理。算力除了跟芯片效能有很大的关系外，也跟计算机的架构有关。我们以人工智能运算及量子运算为例，最古典的运算如附图（Ａ）所示。运算犹如一排车阵中，靠时序的控制（sequential control），一部车启动后接着另一部，到最后一道指令，才完成整个车阵的纾解。然而在AI的运算中如附图（B）所示，使用大量平行运算，１个GPU内部包含了数以千计的运算核心，因此算力远大于古典的运算，但基本上仍存在时序的控制。量子运算就完全不同了，如附图（C）所示，在并排的车阵中利用量子的纠缠（entanglement），就宛如一张网络将所有的车子四面八方的圈住在一起，没有时序的控制，一声令下就全员移动，因此算力又远大于AI，相较之下所耗损的功率却少了很多。然而要产生量子纠缠，必须要在极严苛的环境下产生，如超低温及超低杂讯，有太多不可控因素，所以时不时会有错误发生。个人浅见是，量子电脑很难成为一个商品化的产品，更谈不上可靠度及品质管理系统。最有可能是大型的研究机构或大公司的研发部门，拥有台量子电脑，而且每售出1部量子电脑，原厂就得要有一组工程及技术人员进驻该单位。不可否认算力即国力，GPU/AI的算力在未来一段时间内，仍然会是主流。在算力不断地被要求提升之下，芯片的功耗及信号的传输量，会是瓶颈之所在。先进的封装技术如CoWoS，将会是各国所关注的焦点。

台积电熊本厂（亦可称为日积电，Japan Advanced Semiconductor Manufacturing；JASM）日前不久举行开幕仪式，一时冠盖云集，台日双方重要的政经人士均出席开幕盛会，见证此历史性的一刻。媒体对此重要的事件有诸多的报导，在此不再赘述，但是不知读者是否注意到日积电的英文标示，是用英文小写的，尤其是j上面画龙点睛的一红点，也正象徵日本国徽。如果读者注意到日本对外重要的活动，其中的J都一律用英文的大写，我尤其喜欢大谷翔平代表日本国家棒球队时，队衣上那非常流线英文大写的J，形貌近似于日本的国土。也许读者会说台积电的英文也是用小写的，这就是关键所在。台积电tsmc为何舍弃英文的大写，而改用小写？台积电蒋爸（指蒋尚义）曾跟我说，这是经过高人的指点，因为大写的T出不了头，小写的t可以出头。虽说是迷信，但是台积电决策者能从善如流，宁可信其有，也是美事一桩。所以日积电大写的J出不了头，小写的j可以做到。在此不禁想到AT&T也将商标由原先大写的T，增加了小写的版本，难道是受到台积电成功的影响？在科技产业中如果说起迷信事件，绿色的乖乖算是其中最为人所谈论的，你很难想像在先进半导体的机房中，摆了为数不少的绿色乖乖。绿色代表机台在正常的运转，为了保持机台的稳地度及妥善率，绿色乖乖是绝对少不了的。这一开始也许只是个别的行为，但是在心理作用的怂恿下，逐渐扩展为全民运动。就连超微（AMD）的苏妈（指苏姿丰）来台会见在台员工，也要跟绿色乖乖合照张相。这个习惯也曾被英国BBC所报导，当时还有人戏称，我们真正的护国神山秘密，被别人给揭穿了。前不久我们公司在国内工厂的机台一直有状况，我就请要去国内维修的工程师随身带几包绿色乖乖，大概效果不错，国内的工厂随后通知我们，要寄一大箱的绿色乖乖给他们。这类避邪趋吉的做法，如果善用的话，倒也可以振奋人心激励士气。美国在独立战争中，有段时间陷入与英军的苦战。但当战事延伸到纽泽西州时，华盛顿（George Washington）将军率军在恶劣的天候下勇渡特拉华河，突袭英军逆转战事，被视为是美国独立扭转乾坤的一役。但是在行前却人心惶惶，华盛顿将军于是召集相关的军官及士兵，从口袋掏出一枚硬币，说掷币的结果如果是人头面朝上，代表得到上天的祝福，会打胜仗。果然掷币结果是人头面朝上，且一连几次都如此，军心因而大振，最后取得关键胜利。事后华盛顿将军拿出那枚硬币，结果硬币的两面都是人头。在军中不仅有很多迷信甚至是禁忌，个人服役时是海军的雷达部队。海军最忌讳的是餐桌上吃鱼不能翻身，因为这意谓着会翻船。有回我不小心将鱼给翻了身，身旁的军官看我一脸惊吓样，连忙说我们是陆上部队，不信这一套。至今我还感谢这位帮我解围的军官。 

最近读了几本关于经济学的书籍，对于经济学家利用逻辑分析、数学模型或田野调查等方法来解释或预测人类或社会的经济行为，如成长、衰退、贫富等，留下深刻的印象。不免起心动念东施效颦，想要对自己所理解的半导体产业及人才做一番解析。众所周知，半导体产业链可略分为上中下游，在此上游定义为晶圆制造，中游为IC设计，下游则为系统应用。愈往上游走，知识所需的层面就愈基础且深入，也愈硬件导向；往下游走所需的知识就愈广泛，愈偏应用及软件。半导体人才的培养彷佛也有上中下游的概念。以前在学生时代，听过老师们提起如何培养一位最适切的半导体人才，就是在大学时念物理，硕士时读材料，最后再攻读电机博士。由理科到工科，也由基础到应用。先来谈人才的养成。有不少半导体领域的专家，都是在大学时念物理，之后在博士时转念电机，而卓然有成。前国立阳明交大校长张懋中院士便是此思维下的翘楚，经由物理及材料的训练，最后拿到电机博士，并成为半导体界国际知名学者。顺流而下似乎是水到渠成，但是逆流而上呢？大学时念电机，而博士研究转攻物理，甚至是理论物理，没有太多成功的案例。约莫二十年前，台大物理系的招生广告中，曾高调地宣传，当时在台积电任职副总以上人士，毕业最多的学校是来自于台大物理系。最近材料专家彭宗平教授，也在媒体表达了，在园区半导体业很多的主管是材料系毕业的。这些都说明了，顺流而下是趋势，也是个好的选择。产业界又如何呢？先经过了晶圆厂或IDM厂的历练，转而从事IC设计，而成就一番事业者大有其人。之前在IC设计领域红极一时的晨星半导体，其创业团队就是来自于世大集成电路，从事晶圆代工。但是在IC设计表现优异的公司，转而往上游晶圆制造发展，锻羽而归者却时有所闻。十几年前矽统科技自建晶圆厂，就是个失败的例子；最近又有专攻功率IC设计的公司，在盖自己的晶圆厂。毕竟IC设计所需的半导体制程技术种类繁多，不是一座晶圆厂就能够涵盖的；此外两者的文化差异颇大，晶圆厂需要严谨的态度及做事方法，要经营的好需要有高的产能利用率，在在都与IC设计的思维不相符。但是中游的IC设计与下游的系统应用间的隔阂，却不是这麽显着，两者之间存在着既合作又竞争的态势。IC设计公司已不再是单纯地提供芯片，而是要提供一个解决方案。苹果（Apple）就是鲜明的例子，不论是电脑所使用的CPU，或是智能手机内的AP处理器IC，都是自己所设计。近来云端服务业者，也开始自行设计AI的芯片。只要是量够大掌握出海口，且能找到合适的团队，系统应用业者是可以往中游的IC设计去发展。但是也有失败的例子，如不久前OPPO便结束旗下的IC设计公司。华为这几年受到美国的制裁影响不小，创始人任正非曾公开表示，未来就是要用钱来砸数学家或物理学家，回过头来把自家属于上游的根基做好做稳。我在美国留学期间，参加过一场光电领域的研讨会，会议最后的问答时间，来自加州理工学院（Cal Tech）的光电大师Amnon Yariv教授，就在黑板上写了马克斯威尔（Maxwell）的4个方程序，然后说所有的解答都在里面。事实上，在电机半导体领域最常使用的欧姆定律，就只占这4个方程序的一小篇幅。Open AI 创始人Sam Altman最近宣称，要花费巨资自建多座先进的晶圆厂，生产AI芯片。换言之就是由下游，直接挑战上游。经济学有趣的地方在于，永远都会有另外一只手（on the other hand）。有原则就会有例外，这是在处理经济问题，经常会发生的。Altman是否会成功，且拭目以待。 

不久前与一位任教于顶大IC设计的大学同学联系，希望同学能推荐其所指导的博士毕业生，因为他一直是有志于IC设计的年轻学子，最希望能争取加入其麾下、炙手可热的指导教授。只是得到的回覆却是，在过去的4年中，他只有毕业1位博士生。现在学子在拿到硕士学位后，便急忙投入产业，连大学现在也很难争取到半导体相关领域年轻的助理教授。同学还无奈地表示，社会大众有意识到年轻助理教授的难觅，增加不少额外的奖励及福利，最不幸的是像他一样的资深教授，缺乏被关爱的眼神。有位也是任教于顶大的杰出电机系教授，最近被国外的大学以新台币600万元年薪挖走。但是这600万的年薪说高也不高，约略等于国内硕士毕业后工作10年以上，表现不错并在获利的IC设计公司任职的年薪。当一位大学教授，发觉自己所培养出来的研究生，毕业后的薪资没多久便超越自己，会是情何以堪。我们现有的大学教师薪资结构，是不分系所都是一致的，所依据的是公务人员服务法。试想如果今天政府规定所有的大学毕业生，不论其所学专长为何，就业后的薪资是一样的，完全不考虑市场机制，而未来的升迁是以年资为主要的考量，请问这不是很荒谬吗？事实上，现行大学教师的薪资结构，大致如此，为何不能做些改变?我在美国留学时所就读的大学，每年都会公布教职员的薪资。记忆中当时教授年薪最高者，是位医学院的外科教授，其薪资几乎是文学院老师的4～5倍，学校美式足球总教练的薪资是高于大学的校长，这一切都是市场机制所决定。唯有市场导向的薪资结构，才有机会创造出有竞争力的环境。事实上在三十年前，大学教授的薪资是高于业界水准，再加上有寒暑假及退休金制度，可以吸引不少博士毕业生，争相从事教职及研究工作。但是经历这麽多年，学校的薪资仅微幅调涨，与业界的差距是逐年拉大。老成凋零与青黄不接，是我们目前以科技为主体的大学师资及系所的写照。我们不断地在强调人才的培育，也投入了不少资源，但是身负培养人才的大学教师们，他们的福利是否有被照顾到？甚至于该如何争取到优秀的人才，愿意来大学任教，这一切已经是个不折不扣的国安议题。政府已经推行大学弹性薪资有一段时间，让学校对于表现优异的教师，给予特聘教授或讲座教授的头衔，并得到一定调薪的比例。但是我们要提出的不是20～30%的调整，而是倍数级且符合市场行情的薪资差别。今天一个系主任，倘若系上老师因为外界给予2倍的薪资而提离职，系主任要能拥有资源提供出对等的薪资结构来挽留，而非眼睁睁地予以祝福。既然大学教师的薪资结构是个国安议题，便不能再以与法无据而加以搪塞，齐头式平等不是真平等。前些时候我们与国内一所大学进行项产学合作案，执行计划的教授把属于自己的人事经费列得比较高，但是我们觉得很合理，因为的确有这个价值，但是却被校方打回，因为超过规定上限。上一回的地方县市长选举，少数几位候选人的硕士论文，因为涉嫌抄袭而被迫退选。社会上就出现一种似是而非的说法，主张硕士学位要写硕士论文，是个过时的产物而应予废除。还好是大学的自主，顶住政客们凌驾专业的谬论，我真不敢想像一个没有论文的硕士学位，其竞争力在哪里？既然论文都可以考虑废掉，为什麽薪资结构不能做重大的调整？我的大学同学依旧每天兢兢业业在做研究指导学生，学生们毕业后高高兴兴地展开其璀璨的前程，但这一切可以维持多久？现在是时候来关注大学薪资结构的国安议题了。