在今年（2023年）存儲器价格大幅跌落之前，半导体产业中的产品个别市场排名分别是DRAM（13%）、NAND Flash（11%）以及CPU（9%）。如果将存儲器归成一大类的话，其总销售额还是遥遥领先其他类别，无与伦比。之所以会有这样的排序，主要是因为计算机理论的von Neumann架构中，存儲器与处理器是唯二被提及的硬件，所以处理器与存儲器在各类计算相关的系统产品中—包括手机，都是用策略采购管理的最重要零件。存儲器中的DRAM有由JEDEC（Joint Electron Device Engineering Council）机构所制定的全球标准规格，譬如现在常见的DDR4、LP DDR4、DDR5等。JEDEC也制定NAND标准规格如ONFI（Open NAND Flash Interface）4.0、5.0等，虽然这个标准没有如DRAM规格般的有较强的拘束性，但是各厂家的NAND产品在加上微处理器后形成的永久记忆模塊也大致通用。存儲器有全球统一规格标准，此对现代半导体产业景观的塑造有决定性的影响。最早的DRAM规格标准是JEDEC于1987年订定的FPM（Fast Page Mode），这个年份距离晶體管的发明已经历过40年，摩尔定律的恒常推进已经有些吃力。但是DRAM那时最大的应用市场是PC，新兴大市场才出现不久，有蓬勃发展的生机。此时的主要半导体公司除了老牌的美国半导体公司如英特尔（Intel）、德仪（TI）、超微（AMD）、摩托罗拉（Motorola）、National之外，另外日、韩系统厂商如富士通（Fujitsu）、日立（Hitachi）、NEC、东芝（Toshiba）、三星电子（Samsung Electronics）等也纷纷成立半导体公司，这些就是后来在90年代DRAM市场竞争大放异彩的公司。DRAM有一段时间是整个半体导产业的技术驱动者（technology driver），主要的原因有二：一个是产品特性的因素，另一个是市场因素。DRAM中有超过一半的面积是存儲器阵列，其单元形状相同，结构呈高度重复性。制程微缩对于芯片面积的减少、乃至于成本的降低效果是直接而且显而易见的。因此，制程微缩成为此产品领域的主要竞争因素。市场因素方面，DRAM在80年代末期约略占整体半导体市场30~40%的比例。也就是说，半导体市场盈余主要落在DRAM领域，因此制程研发所需要的经费由DRAM来领军是理所当然。臺湾经历过的产业发展，也见证此一过程。现在成为晶圆制造的常见设施与设备，如12吋晶圆厂、DUV、CMP等，在臺湾都是先由DRAM厂商领先使用的，这种趋势一直至2000年初后才开始反转。

继先前韓國总统文在寅发布韓國10年半导体产业发展計劃后，2023年5月韓國科学技术情报通信部（Ministry of Science and ICT）再公布10年研发路线图。前者著重在产业目前的实际发展方针，聚焦在系统芯片，其中最重要的2个部分自然是IC设计公司和代工产业。計劃明显的以臺湾为例，这自然是要与臺湾在此一领域一较长短了。至于10年研发路线图，是结合产业、政府与研究机构的力量，研发新兴存儲器（emerging memories）、逻辑芯片与先进封装，这几乎囊括半导体产业的全部未来新科技了！政策没有重点？不，这不是产业发展計劃，而是前瞻性的科技研发，涵盖面要比较广，目的是买保险。譬如在新兴存儲器方面，研究项目全面性覆盖FeRAM、MRAM、PCRAM、ReRAM等。如果有一种产品终将胜出，也不会因研发项目的选择而错失。大面积覆盖前瞻性科技的策略自然有经费和人力的问题，但是韓國GDP在2022年居世界第十二位，对于国家最重要的产业以举国之力奋力一搏，韓國有这个能力，也是正确抉择。韓國的計劃中有2个亮点值得臺湾注意。一个是in-memory-computing，这是在存儲器中直接执行运算。原来电脑von-Neumann架构中，处理器与存儲器分处2个位置，原始數據与计算结果就在二者中奔波。如此的架构对现代高速、大量运算已形成功耗和速度的瓶颈，因此在存儲器中直接完成计算并且当地储存就成为解决方案之一。这1个议题已经在近年各个半导体会议中得到愈来愈多关注。另一个亮点是神经型态芯片（neuromorphic chips）。这是一种模拟人脑中神经元和突触的结构来执行学习、思考和记忆的功能。现在的人工智能（AI）计算是以GPU芯片为主力。臺湾半导体产业正因为ChatGPT快速崛起而大发利市，未来有可能以神经型态芯片执行AI计算。英特尔（Intel）已有2代产品问世。这二者在业界都是已熟知的未来趋势，重点在于这二者都是以新兴存儲器为基础结构的。臺湾代工业者当然也会涵盖嵌入式新兴存儲器的发展，但是终究不若专精于独立式存儲器厂商那般上心。臺湾存儲器厂商过去虽然产量曾经在世界高居第二位，但是因为个别厂商的规模相对太小，无力负担NAND开发费用，又经历了2009年金融海啸的摧残，因而掉队了。没有足够本土存儲器厂商的加入，在这些领域臺湾的发展是较为欠缺的。甚至是先进封装，臺湾也存有相同的问题。WoW（Wafer-on-Wafer）、CoW（Chip-on-Wafer）等3D封装技术中含有2个以上的芯片，譬如CIS或者边缘计算，其中有的有DRAM等存儲器芯片，一般是由专业存儲器厂来设计与制造。臺湾没有本土的存儲器芯片支持，在未来的竞争上势必遭遇挑战。总的来说，韓國10年研发蓝图涵盖未来半导体各个面向，以举国之力戮力行之。計劃中充分利用韓國在存儲器领域中已经建立的绝对优势投射于未来技术的发展。我的看法是这是个合理的計劃。我另外想问的是，臺湾的政策呢？过去的5+2+2+1中的半导体（后来被迫加上去的）以及最近一任内阁的6项計劃中关于半导体的部分都说了些什么，有谁记得？又真的完成了哪些？或者，更直接些，臺湾有半导体国策吗？

半导体的技术路线路自2016年从原先比较专注于制程微缩的「国际半导体技术蓝图」（ITRS Roadmap），转换成「异质整合」（Heterogeneous Integration Roadmap）后，CIS首先将像素阵列和ADC & ISP用WoW（Wafer-on-Wafer）先进封装方堆叠起来，而芯片键合的方式为铜混合金键合（copper-copper hybrid bonding；HB）。延伸报导芯片的房地产开发—以及晶圆背面的利用（一）如此芯片堆叠方式让原来功能、制程各异的模塊各自以最适合制程分别制造，得到的结果是制程简化，总体效能大幅提升，譬如2个堆叠的芯片中可以有较多的I/O连线、电阻下降、功耗减少、速度变快等优点。更重要的是，芯片的矽房地产基地的面积也大幅减少了。HB堆叠技术是目前各家公司推动的研发方向之一。以三星电子（Samsung Electronics）为例，利用HB，他们已展示可以堆叠16层芯片，咸信这是为未来的高帶寬存儲器（HBM；High Bandwidth Memory）做准备。这与前述的3D NAND结构不同。3D NAND 的存儲器阵列是在单一晶圆（monolithic）上制造，而用HB制造的HBM是在多个晶圆上制造DRAM。如果用建筑的工法打比方，这比较像预铸—各层在工厂中各自制作完成，到工地只做堆叠接榫。无论如何，这也大幅缩减工期和矽房地产面积，其他HB具有的优势也自不待言。CIS做为HI的标竿产品目前已进展到以像素阵列、DRAM、ISP等3个芯片以HB方式封装成1个高效能产品的进程。未来可能还再加入人工智能（AI）芯片，直接用CIS撷取出来的影像信号做边缘计算。当这些芯片如此多层、紧密的堆叠时，散热是一个大问题；另一个是电源供应，特别是高效能运算（HPC）或AI延伸的应用。2022年2月Graphcore推出Bow IPU，是将一个专门用于供电的晶圆，与另一IPU（Intelligence Processing Unit）晶圆以WoW的HB技术封装在一起，解决IPU这类高耗电产品的供电问题。业界更常见的预期是用BS-PDN（Back-Side Power Distribution Network）的方式来解决供电问题。芯片供电首先要进入晶體管，但是传统的供电电压是从金属在線方一路穿透芯片结构到底层的晶體管，不仅占用空间，而且因距离较远因而较耗电。BS-PDN是以另一个芯片做为电源供应的来源结构，将原有的芯片打薄背面，让垫在底下的供电芯片能较近的直接对晶體管供电。如果要供电的物件是已经用WoW组织的多芯片产品，则供电结构可以直接在需要较大供电的芯片（通常是逻辑芯片）背面建构，省略一个衬底芯片。矽房地产的开发利用从微缩、地下室、3D、堆叠，现在连背面也要用上了，吋土吋金。

直至今日，芯片的设计与制造都在讲究硅片的土地利用效率，称之为矽房地产（silicon real estate）开发。传统的芯片制造是将结构从做为基板（substrate）的硅片上一步一步堆叠上去的，乃至于后段制程（Back End Of Line；BEOL）的金属连线。一开始做为IC的基础元件晶體管只做一层，像以前的平房，虽然房屋可以栉比林立，但是整体的建筑景观是平整的2D街景。然后是地下室了。在DRAM发展制程的过程中，电容建构在过往方式之一是向下挖深沟，称为深沟电容（deep trench capacitor）。电容存在于晶體管的水平面之下，算是地下室吧！这是积极争取建筑容积率的第一步。以上的平房、地下室的想法在人类史前文化就有，要不，到良渚文化遗址去瞧瞧。从晶體管乃至于金属连线都建构于晶圆的一面，这一面叫前面（front side）。晶體管积体整合程度变高之后，整个芯片就像乡村变成都市，公共设施如供电网、下水道、交通等就得纳入都市計劃。芯片上最重要的公共设施至少包括有电源、信号和热耗散。电源和信号由最上面的金属连线层处理，而热耗散犹如废水，处理不好芯片便无法持续运作。很久以前处理热耗散问题，脑筋动到晶圆背面（back side）。功率元件虽然不算是IC，但是由于功率元件高压、大电流所产生的焦耳热（joule heat）会让芯片发烫，势必要有快速排除废热的管道，于是有了BGBM（Back Grounding Back Metalization）的制程—将晶圆底部磨薄，然后镀上金属，让晶體管的散热快些。这个也可以用城市的基建打个比方：废热的下水道。再来是盖楼了。3D NAND的制程惊才绝艳，只使用4、5个光罩便能做成32层的结构，大幅增加可能储存的信息数量。盖高楼层的自由度一旦打开，建筑物的容积率随楼层数的增加而倍数大幅成长，减轻2D时代芯片地基必须持续微缩的压力。再下来是处理信号的问题。芯片中传统的信号大致以电子传送，管道是制程中的各层金属连线，至今仍是如此，但是这只是内部的信号传递形式。现在的芯片多才多艺，也可以从外界汲取信息—譬如光，然后再转成电信号，CIS （CMOS Image Sensor）就是最好的例子，其后也引领著半导体制程创造性的变革。传统CIS架构与CMOS的建构过程相彷，先做光二極管（photo diode），这算是某种类型的CMOS，其功能是把接收到的光信号转成电信号，以便后续处理。其上也有一般芯片的几层金属连线，更上面有光线进入后的微镜头（micro lens）和滤色片（color filters）。微镜头这端叫前端（front side），是芯片的正面（face）。这整个制程就依循CMOS制程的传统的智能。但是光进来后先要穿越正面几层满布金属线的缝隙，以及芯片的中层结构，才能抵达对光敏感的光二極管。光的吸收效率很差。从工程设计的角度来看，光经微镜头、滤光片后应该先抵达光二極管，直接让它吸收，转化成电信号，然后经金属连线把信号送出去，这才是合理的设计。之所以会变成如此别扭的结构，乃因半导体CMOS制程在演化过程中，就是将CMOS先置于底部，再将线路逐渐长上去的。无独有偶，大部分的生物的眼睛也有如此因演化过程产生的工程谬误。人类眼睛的盲点就是在光敏细胞的演化过程中，视神经先长到视网模前，这个演化的遗迹残留到以后更复杂的眼球结构之中，视神经阻挡视网膜对光线的部分吸收，以致于接近视界的中心点两侧都有对影像无感的盲点。演化无法重来，但是工程可以重新设计。CIS如此别扭结构，解决的方法就是从芯片背面著手：光的进入孔道微镜头、滤光片从比较接近光二極管（视网膜）的方向进来—就是晶圆的背面，在光二極管处转化成电信号后再由上层的金属线路（视神经）送出去处理。这样的结构不会让光被金属连线阻挡干扰，结构合理多了。如此的CIS结构叫背面照明（BI；Back-side Illumination），而老一代的CIS则叫前面照明（FI：Front-side Illumination）。光是一种信号，比之于建筑中的线路属于弱电系统，现在芯片中的部分弱电线路也地下化了，像是光纤或电缆。CIS的结构本来就由多种效能的芯片功能模塊拼凑起来，至少包括像素阵列（pixel arrays）、类比线路（Analog to Digital Converters；ADC）、逻辑线路（Image Signal Processors；ISP）等组成，而这些模塊在半导体制程看来就是异质（heterogeneous）。因此在异质整合（heterogeneous integration）的年代开始后，CIS的结构创新引领许多矽房地产变革的生发。

2023年5月21日中国国家互联网信息办公室发布消息称，美光（Micron）在中国销售的产品未通过網絡安全审查。按照中国《網絡安全法》等法律法规，中国境内关键信息基础设施的营运者，应停止采购美光产品。针对这件事，南华早报在2023年5月29日已做评论。在中美科技对峙的氛围下，美国的科技公司遭逢此种裁定是意料中事，美光成为箭靶是因为「美光是美国对中国不仅提起多次知識產權诉讼，还经常游说美国反对中国的大型芯片产业公司」。南华早报这一部分的陈述离事实并不太远，美光是全世界存儲器厂商中最常使用非商业竞争手段打击同业的。专利侵权、反倾销（anti-dumping）、反补贴（counter-veiling）等手段使用得淋漓尽至，充分利用美国在国际政治的力量，以及过去是世界重要半导体市场的主场优势。世界上没有任何一家存儲器公司能幸免于此困扰。即使其本身亦有涉案在DRAM反垄断案中，美光也以其较熟悉的反垄断局宽大处理計劃（Leniency Program）最后安然脱身。美光如此常态行为，的确较容易成为反制的对象，但是中国政府是否真正以此因素为主要考量而下此决定，就不得而知。中国官方宣布的根据或理由令人费解，主要是因为DRAM的产品特性，它是「大宗商品（commodity）」。DRAM产品有世界统一的规格，像DDR4、DDR5、LP DDR4等界面规格，同一规格的产品，其电压、传输速度、信號次序等规格是完全一样，都是由JEDEC这个组织统一制定的。理论上，一家公司某一特定界面的产品完全可以被另一家公司相同界面的产品直接插拔替代。如果美光的产品要刻意增加其他公司没有的「功能」，这些增加的线路势必在产品的成本上重惩美光。所以说这个根据或理由，业内人士很难理解。如此措施会引发哪些市场反应呢？当前的存儲器市场由于PC和手机市场的低迷，处于极端的不景气状态之中，这是整个产业现在共同感受。这个裁定对于美光的短期冲击雪上加霜是显而易见的。但有几个理由会让这个裁定的影响可能没有想像中的严峻。第一，是美光的前置准备。这几年中美科技的对峙已经持续多时，特别是美光在与晋华进入诉讼程序之后，美光不可能没有应变計劃，否则就是经营得太漫不经心了。第二，是美光传统的市场策略。美光在很长一段时间内的市场策略是极大化利润，而不是保持客户的黏著度，理由是前述的DRAM是大宗商品这一原因。由于存儲器是大宗商品，很难由产品的差异化来提升顾客的忠诚度，利润极大化是合理的市场策略。基于此一市场策略，美光销售体制使产品销售对象转换的弹性即相对较高。第三，还是大宗商品的特性所导致的。DRAM由于可相互替代，对于系统公司零件转换成本较低，只要有价格差距就有转换诱因。所以此措施净效应就是存儲器各寡占公司与顾客的重新议价与配对洗牌。顾客与供应商重新接头、议价需要交易成本，也需要时间，所以将延缓整个产业的復蘇时间。对于个别厂而言，当然会有所损失，但是还不致于窒息。大宗商品嘛，如水银泻地，无孔不入的。要不，俄国石油被那么多国家抵制，不也卖得好好的？

混合键合技术的新应用中，最引人注目的当属高效能计算（High Performance Computing；HPC）。HPC在晶圆代工的产能中占据最显著的份量。HPC架构主体主要含处理器和存儲器。处理器通常以最先进的逻辑制程制造，但是存儲器（DRAM）的制程进展较逻辑制程缓慢，这个就产生落差。两者之间沟通落差限制整体表现，而且制程也截然不同，属于「异质」。延伸报导先进封装技术竞逐略有起伏　HPC导入热度高于手机AP解决两者之间效能落差的方法之一是利用平行处理。现在的处理器多具有双位数数量的核（cores），每个个核需要支持其运作的个别存儲器。数量如此多的核-存儲器之间的连线需要多个I/O接点以及高频寛，这就是十年前开始出现高频寛存儲器（High Bandwidth Memory；HBM）需求的驱动原因。HBM是用2.5D封装技术将CPU与至多8个DRAM堆叠封装，其处理器与存儲器之间的连接是透过芯片的微键（microbond）连接底下中介层的金属线至另外的芯片，如此一来I/O与连线的密度都可以大幅增加。对于常用于AI常用的GPU芯片，其核的功能比较专一，所以每个核的面积较小，一个芯片里核的数目动辄上千。每个核所需要对应存儲器容量不需要很大，但是因为核与存儲器的数目有数量级的提升，连线及I/O的数目要求更高，此时铜混合键合就能提供其所需要的效能。这个应用也是目前多家代工厂、DRAM厂的技术及业务能力扩展方向。2022年3月Graphcore发布于臺积电造的Bow IPU号称是世界第一个3D WoW处理器，利用到的是混合键合的另一种优势。2片晶圆一边是AI处理器及其协作的存儲器，主要包括1,472个IPU（Intelligent Processor Unit，Graphcore为其处理器的命名）以及与各IPU协作的独立900MB的分散式SRAM；另一个芯片负责提供电源。如此结构设计，Graphcore宣称可以提升效能40%以及节省功耗16%。超微（AMD）最近的Ryzen系列也因为不同的原因采取混合键合技术，虽然使用的是CoW的技术，而非WoW。超微将CPU中面积较大的L3 cache单独拿出并增容量、单独生产，在不增加CPU系统面积的情况下，增加可用的SRAM容量，减少一般信息处理必须传送到DRAM的需求，因而提升速度、减少功耗。延伸报导铜混合键合的发展与应用（二）：商业化应用其他混合键合的应用现在可预见的还包括无线通讯、AIoT、PMIC等。在混合键合的制造成本下降后，应用领域还有可能延拓的更广泛。从芯片异质整合、效能提升、减少功耗、缩小面积等的几个优点考量，只要混合键合的成本下降至各优点的价值临界点后，技术的采用将会一一浮现。学习已经商业化的、正在酝酿中的应用并且分析其得失，是寻找新应用的 必要学习过程。

混合键合的最大特色是芯片对外连接金属垫（metal pad）的尺度是「半导体制程级」的。相较于之前用于中介板的微凸块（microbump）间距40um，混合键合的键合间距可以小达1~2um，限制尺吋的原因主要来自于对齐的精确程度，还有进一步改善的空间。这样的键合间距代表每平方厘米芯片面积可以承担百万个连结，这比任何既存的封装方式都有几个数量级的提升。连线键合数目愈多意味著2个芯片之间容许更高帶寬的沟通，有利于平行运算，也容许较高电流。功能模塊之间的连线也较寻常方式为短，所以速度快、噪音低、功耗也较小。另外混合键合本来就是异质整合、3D堆叠先进封装中的一种方法，所以二者的优点也自然都有。商业应用混合键合的半导体产品，首先是 Sony的CIS。CIS有几个组成部分：像素阵列（pixel array）、类比數字转换器（Analog-to-Digital Converter；ADC）、影像信號处理器（Image Signal Processor；ISP）。像素阵列基本上是1层多晶矽（polysilicon）与5层金属的制程；ADC与ISP则是1层多晶矽与10层金属的制程，二者的制程差距甚远，符合「异质」特征，应该分别制造。二者的3D芯片堆叠还能缩小镜头尺吋，所以Sony早在2016年就将分别制造的像素阵列晶圆与ADC+ISP晶圆混合键合，替代原来在同一芯片的设计制造。由于混合键合大幅增加金属连线密度，使得ADC可以平行处理像素，大幅提升画面处理的能力，譬如全域快门（global shutter）、影片的每秒帧数（frame per second）等。目前的设计趋势是向每个像素都有独立的ADC方向迈进。进一步的工作是将DRAM也加入CIS的3D堆叠，做为像素处理的缓冲存儲器（buffer memory）。Sony和三星电子（Samsung Electronics）都有此设计，只是DRAM堆叠位置不一。影像在车辆的应用，譬如用来侦测前方物件距离的时差测距（Time of Flight；ToF）的单光子雪崩探测器（Single Photon Avalanche Detector；SPAD）；或在工业的应用，譬如机器视觉（machine vision），都可能需要再加入能执行边缘计算（edge computing）芯片。CIS启动混合键合的商业应用，历史较长，较长远的应用规划也渐入视野。另外一个也进入商业量产的应用是3D NAND。平面NAND的存儲器细胞阵列（memory cell array）与其他逻辑线路-包括微控制器（microcontroller）、位址寄存器（address register）等，是放在同一芯片上的。3D NAND 的存儲器细胞阵列持续往3D方向堆叠，但是逻辑线路上方却空无一物，严重浪费珍贵的芯片房地产（real estate）。所以长江储存首先以XtackingTM技术将逻辑线路部分以混合金键合方式置于存儲器细胞阵列之下，大幅提高芯片房地产使用效率。其他公司后来也采取类似方法。不过在此例中，金属垫的密度不需要特别的高。

先进封装大概可以分为两大类趋势：一个是小芯片（chiplet）。小芯片将传统上较大型的积体线路分拆成许多较小的功能模塊，先个别予以优化。再使用这些已优化的小芯片组织新的次系统。这样可以重复使用IP，大幅加速产品设计的速度以及降低设计成本。至于各个小芯片之间的连接，倚靠底下仲介层（interposer）内的金属连线。此连线的密度当然远高于传统的线路板或封装I/O所能支持的密度，大幅增加线路运作频寛（bandwidth）、增大平行运算的操作空间。另一个方向自然是异质整合（heterogeneous integration）。将不同制程或不同材料的芯片堆叠在一起，以整合方式提升、扩充组装元件的功能。除了已经商业化的方法外，基本上有芯片－晶圆（Chip-on-Wafer；CoW）及晶圆－晶圆（Wafer-on-Wafer；WoW）等2种键合型态。二者在键合后都需要再切割晶粒，但是也有例外。CoW程序较复杂，所以WoW可能早些普及。晶圆间键合的技术又有很多种，现在已经进入商业化的技术之一是「铜－铜混合键合」（Cu-Cu hybrid bonding），这也是本文讨论的主题。铜－铜混合键合技术是将2片欲键合在一起的晶圆，各自完成制程最后一步的金属连线层，此层上只有2种材质：铜及介电质。介电质可以是氧化矽或高分子材料，二者各有优缺点，使用何种物质依制程需要而定。由于晶圆键合时牵涉到铜及介电质两种材料界面，所以称之为混合键合。2片晶圆面对面键合时是铜金属对铜金属、介电值对介电质，两边键合界面的形状、位置完全相同，晶粒大小形状也必须一样。所以使用混合键合先进封装技术的次系统产品各成分元件必须从产品设计、线路设计时就开始共同协作。混合键合制程约略如下：两边晶圆在完成最上层之金属制程后，经化学机械研磨（Chemical-Mechanical Polishing；CMP）及清洗后，2片晶圆面对面对齐（alignment）。介电质先经离子活化（ion activation），两边介电质接触后产生共价键。两边铜的表面原先较介电质稍低，在退火（annealing）时因膨胀系数较介电质为大而增高接合，两边铜离子因相互扩散（diffusion）进入对方而形成密切的永久性接合。晶圆平坦化（planarization）不足、残留粒子、对齐误差及金属界面孔隙（void）等均有可能影响元件特性或失效。目前混合键合机臺已有多家设备厂商投入量产。如EVG、SUSS MicroTech、TEL、AML等，典型机臺如EVG的Gimini系列。由于现代设备厂商在销售机臺时多附有机臺相关之基础制程，混合键合制程的开发通常不算是严峻的挑战。目前铜混合键合的封装制程良率已经可以到达一般后段封装的典型良率99%以上。一部分原因是于此技术的累积发展与已经商业化的机臺设备同步，但是更重要的原因是两边芯片的设计团队期前的设计沟通，在重复单元区留下适度的冗余（redundancy），当键合时发生缺陷时，有足够的空间来腾挪。

除了纯粹光学的方法外，还有其他方法也可以用来定义半导体的精细图案。納米压印微影（Nano Imprint Lithography；NIL）也发轫于90年代中期，至今还未进入量产，但是其分辨率经验证已可达10 nm以下。NIL的操作是先以电子束微影（electron beam lithography）在「光罩」（其实更像是模版）上写下欲转录图形的阴刻，然后压印在已涂布低粘度（low viscosity）的「光阻」（这物质其实与光敏无关，只是用来抵挡蚀刻）的矽晶上，让光阻流入图形阴刻中的沟槽后，以紫外光照射用以固化（curing），形成光阻覆盖图形。后续的工作就如同一般的制程一样，开始蚀刻光阻未覆盖的区域。NIL有能力用来制造出3D图形。如此操作可以省却复杂的光源及庞大的透镜／反射镜所组成的光学系统，而且在关键层（critical layer）可以只用1次操作完成，所以预期的产量较高。一个微影系统的能力通常以图形化（patterning）、叠加（overlay）以及量产能力（throughput）来评估。其中图形化是指生成所需图形的能力，主要是分辨率；而叠加是指上下2层图形的对齐精准度。目前的进展是对于3D NAND产品NIL的图案化及叠加能力已达满意程度，等待量产能力达标后，即可投入产线。对于DRAM，图形化能力已达14 nm （1a）节点，叠加能力犹待展示；存儲器是NIL比较可能的先期应用。NIL技术主要由日本所开发，佳能（Canon）在90年代未能接受美国授权EUV技术后即转向NIL方向发展。晶圆厂方面，东芝（Toshiba）于2000年初即投入研发。目前威腾电子（Western Digital）想收购东芝的原因除了扩大生产、研发的规模经济外，东芝拥有NIL技术、可用于投入MRAM的生产也是吸引力之一。另外，中国也开始投入NIL的研究，这是中国半导体技术自主化中的一环。定向自组装（DSA；Directed Self-Assembly）是与前述2种技术完全不同概念的运作，DSA也发轫于90年代中期，其时复杂系统（complex system）领域中的热门研究题目之一是元胞自动机（cellular automata），它是指一个单元可以用简单规则建立一套复杂系统的模型，DSA就是借助此概念所发展出的方法。如此跨领域创新，在半导体学院可教不来。 光学微影（photolithography）与NIL都是从上而下（top-down）来定义图形，亦即图形先从巨观尺度定义完成后再去处理图形中的内容物质；而DSA则是由原分子阶层由下而上（bottom-up）组成所需图形。 DSA使用嵌段共聚物（Block CoPolymers；BCP）当成主要材料，常用的材料为聚苯乙烯嵌段聚（甲基丙烯酸甲酯）[poly（styrene-block-methyl methacrylate）；PS-b-PMMA]。DSA是2条互斥（repulsive）的高分子链以共价键衔接在一起，对于其他的化学物质有不同的亲和性（affinity），这是用来操纵形成不同图案的主要机制。DSA亦可形成3D图形。DSA的实际运作首先要形成引导图形（guiding pattern）—引导BCP自组装成需要图形的外在框架，有2种主要方法：图形外延（graphoepitaxy）以及化学外延（Chemoepitaxy）。前者是先以微影方式定义引导图形（guiding pattern）的3D拓朴形状，譬条状平行沟槽，然后在沟槽壁上或沟槽底部涂布上特定化学品，沉积BCP于其上。2条高分子链中的1条对于以涂布的化学品具有高亲和性，黏附于其上，剩下的就靠高分子之间的自组装，形成需要的图形；化学外延则是在基板上直接涂布较高密度的化学品，剩下的也全靠高分子之间的自组装机制。DSA既然也需要微影技术来定义图形，为什么还需要DSA？原因是DSA自组装形成图形的密度较微影技术为高，目前DSA的分辨率已达12.5 nm，而且还在继续向下发展。DSA搭配EUV、做为增强EUV分辨率的手段是目前考虑的使用方向之一。相对于NIL，DSA还需要更长的时间才会成熟量产。DSA在量产的2个预期的主要应用为线／间距（line-space）和接触（contact）图形，前者是存儲器金属层的最关键技术，因此存儲器公司对DSA的投入较深。目前的微影技术其实离最终极的原分子尺度并不太远，但这并不意味著对于原分子尺度的运作操控将止步于此。像NIL与DSA都跳脱传统光学微影系统的思维，利用新的物理、化学机制与材料，更多基础科学的投入才能容许半导体产业走更长远的路。延伸报导先进微影技术发展(一)：既有设备路径的延伸

微影技术是半导体产业用以定义精细图案的主流手段，目前最先进的技术是极紫外光（EUV），最近的量产设备为ASML 的TWINSCAN NXE：3600D。使用的光源是由二氧化碳雷射打到锡（tin；Sn）电浆（plasma）后，产生13.5 nm的极紫外光。数值孔径（Numerical Aperture；NA）为0.33，这个数值反比于分辨率（resolution，或为Critical Dimension；CD）；微影技术中NA愈大愈好。其分辨率为13 nm，生产能力（throughput）每小时可以处理160片晶圆。这机型支持7納米、5納米制程的量产。有一个常有的误解，是5納米制程其实并不代表其分辨率恰好为5 nm，这数字是技术节点（technology node）的名称。过去此数字的确是代表此一制程的临界尺度，譬如逻辑制程的闸极长度（gate length）或者DRAM的半金属间距（half metal pitch）。但是现在晶體管3D化、制程变得复杂，节点的命名代表的是依照摩尔定律演化曲线投射的晶體管数目、晶體管开关速度、功耗的等效名称。微影技术的后续发展呢？据ASML最近的财报表示，改进的方向是往增大NA的方向，从目前的0.33增大为0.55，后者称为高数值孔径（high NA），可以进一步提高分辨率。另一个方向是增加生产能力至220片，降低晶圆厂生产成本。理论上一个光源的分辨率为其波长的2分之1，譬如EUV现在的光源波长为13.5 nm，理论上其单次曝光的壳达到的最佳分辨率约略小于7 nm（重复曝光可以进一步改善分辨率）。用较短波长的光源借以达到更高分辨率是以前理所当然的路径，微影机的光源一路从g-line（436 nm）、h-line（405 nm）、i-line（365 nm）等可见光进展到KrF（248 nm）、ArF（193 nm）的深紫外光（DUV），主要的进展都是靠缩短光源波长来改进分辨率的。但是从DUV迁移到EUV牵涉到结构上重大的变革，有2个重要因素。在光源方面，没有自然的原分子可以被激发后释放出EUV，所以必须以二氧化碳雷射去多次激发锡电浆。另外，EUV被几乎所有的东西所吸收，包括空气以及石英（以前用来做光罩的材料）、透镜等，所以所有的EUV光学系统都得改成在真空中以镜子反射式的呈像，这是一个颠覆式的重大变革。EUV的研究肇始于1990年代初，当时DUV的半导体量产机臺还未导入量产呢！之所以要花20几年的时间来研发，因为是对一个更精密系统的重新创造。而且目前的EUV是一步到位的研发。EUV的定义是波长落于10~210 nm之间的光，目前EUV的波长13.5 nm已在EUV定义的边缘，波长再短就是x-ray了。到那时候又是另一套全新系统的开发。X-ray 也会被空气吸收，而可能的光源之一是1990年代就提议过的同步辐射，那可又是一场全新的游戏。所以沿著光学微影方向发展的下一步呢？比较大的可能是超高数值孔径（hyper NA），NA=0.75，这可以让分辨率比目前至少再提高个2倍。配合其他常用的制程手段，譬如多重曝光、过度蚀刻等，看能否接近矽原子的天然分辨率极限。这个路径虽然是演化式的，但是研发经费仍然是天文数字。后面有没有足够的高端应用来分摊这前头的庞大研发经费，这是个经济问题。