半导体的3D之路－兼论三维单片堆叠

摩尔定律快到日暮时分了，套用杜牧也是以日暮为起头的诗句(注)：「长晶犹似卖楼人」，半导体人好似房地产开发商，最重容积层率。平面已盖无可盖，现在要起高楼了。

先是2.5D/3D封装，这已是行之有年的技术。然后就一下子跃进到真正的3D制程－3D NAND Flash。几十层的线路、结构，用4、5层的光罩制程就能成就，成本极低。可是这样的技术，只能用于具有特殊条件的元件。

第一个是线路内的单元(cell)排列要有高度的重复性，互连线路简单，像是存储器。

第二个是每个单元内有些结构可以与邻近单元相连接，譬如像charge trap NAND Flash中储存电荷的绝缘体。每一单元内的绝缘体虽然相连，但是储存于各单元内的电荷困在绝缘体内的特定位置，不会流动至另一单元，不至于影响储存功能。当把平面的结构变成垂直方向增长的时候，这些可以相连的结构也可以垂直不间断的沈积，对于整体制程的简化有相当的帮助。

所以在3D NAND Flash制程中，各大厂家纷纷从2D的floating gate制程转为charge trap，因为floating gate制程中储存电荷的floating gate物质是导体，而各单元间的floating gate若相连，每个单元储存的信息会随电荷流动而丧失。因此每层之间各单元的floating gate必须蚀刻断开，这对于3D制程增加不少麻烦。

这样的3D制程由于关键蚀刻技术与设备的突破，前程能见度还不错，到2024年有望达近200层。中短期内是能替代摩尔定律、挑起增加半导体新经济价值大梁的技术。

不完全符合上述条件的元件呢－譬如新兴存储器的PCRAM和ReRAM？还有cross bar制程可用。只是cross bar制程存储器虽然也是一层一层的堆叠上去，但是每一层都需要个别的光罩处理，制程费用下降有限。但是芯片的效能可以提升，存储器密度也可以持续增长。目前cross bar大致是20几纳米的制程、堆叠2层；到2022年，预计制程可以推进至10几纳米、堆叠8层，还有些增长空间。

如果是其他的组合呢？譬如说是CPU加存储器芯片，显然上述两种方式都不适用，现在被认为“promising”的三维单片堆叠(3D monolithic stacking)技术可能是个解决方案，至少DARPA是这麽想的。

三维单片堆叠基本上是多芯片堆叠，先将需要高温制程的芯片做好，然后将其它已半制造好的芯片以离子切割(ion cut，基本上是氢离子)方式打薄，粘着于原来的芯片之上，继续后面的低温制程。由于芯片内各模块得以在最适宜制程处理，整体芯片的表现及成本可以与用更先进制程的平面芯片媲美，而老旧的晶圆厂得以延续其生命周期。

当然，三维单片堆叠还有许多挑战待解决，譬如不同层间模块的设计需要有好的EDA、多层芯片散热问题、层间对准问题、多模块布线问题等。

半导体如果要维持其高科技产业的特性，必须有手段持续性的创造新价值。新的设计方法、新的元件、新的材料都可能创造新的价值，但是三维制程看来最耐久，因为有机会像摩尔定律般的重复如法泡制！

注：改自杜牧金谷园一诗尾句，原诗为：繁华事散逐香尘，流水无情草自春。日暮东风怨啼鸟，落花犹似堕楼人。