如果光子可以如电子般的携带信息，自然它可以同时应用于通讯和计算。  光子最早应用于线上通讯，譬如过去网际网络应用中以光纤替代电话线，自然是以光子替代电子来携带信息。  最近光子通讯再被提上台面是因为AI服务器。未来大部分通讯会发生在芯片与芯片之间、服务器与服务器之间，巨量的信息传输是目前信息的处理、传输中最损耗能量的部分。  但是现在服务器芯片的设计于传统PPA（Performance、Power、Area）的考量中倾向对于效能的追求，低功耗与散热的需求在设计阶段就顾不上了，只好在制程与先进封装中讲究。这是矽光子被排到半导体时程上的最大动力。  光子能用于通讯，能否用于计算呢？在1960、70年代发明雷射、类比信号处理时，光子计算（photonic computing）的概念就启动了，80年代开始研发光子元件。90年代要走向应用、量产时，为时已晚。90年代初的先进制程大慨在0.5~0.8微米之间，但是光子元件的尺度大多在微米以上，在晶圆上难以制作出功能可以与电子元件匹敌的产品。之后，就愈差愈远了。  光子计算再度被认真考虑也是因为AI的兴起。AI的计算，不管是卷积神经网络（Convolutional Neural Network；CNN）或者是在大型语言模型中使用的变换器（transformer）模型，其最底层的计算都是矩阵乘法的平行运算。数据量大，但是演算法相对单一，这是光子计算的良好应用场域。  2016年沈亦晨（Yichen Shen）及其研究夥伴提出用光子计算来处理深度学习的想法。  光子元件种类繁多，在此应用被选中当成类似半导体线路基础元件晶体管的是马赫-曾德干涉仪（Mach-Zender Interferometer；MZI）。 MZI是矽光子的基础元件，常用来调制（modulate）光的相位（phase）。当光进入MZI后，首先经过分光器（splitter），光被分离成2束而在个别的光路（optical path）上前进。在其中一条光路上光不再受任何作用；另一条光路上，有一个可控的电压可以施加在光路的构成物质，改变物质的折射率（refractive index），进而改变在此光路上光的相位。最后2条光路上的光再合并（recombine），二者会相互干涉。如果其中有一光路受到相调控，2束光会形成破坏性干涉（destructive interference），而在2个光路出口所测得的光强度（intensity）会有所不同。这就是MZI可以如晶体管用于计算的原理。  MZI就是光集成电路（Photonics Integrated Circuit；PIC）的基础单元，利用MZI可以组成光集成电路来计算矩阵相乘，这就是光子计算于AI的应用场域。  光子计算可以利用薛汀格微梳（Schrodinger microcomb）大幅提高计算效能。薛汀格微梳是用连续波（continuous wave）雷射光源分离为在频率空间等间距的多重光源，可以用于平行计算。一个微梳可以产生数十乃至于数百个频率的光线，用于平行计算。在某种程度上，薛汀格微梳大幅的弥补一般光元件尺度较大的缺陷。  2016年光子计算方案提出时，矽光子的技术离成熟还很远。在过去「异质整合蓝图」（Heterogeneous Integration Roadmap；HIR）进程中，2020年矽光子才会上场，实际上矽光子的量产时程远迟于此。  最近提议的用钽酸锂（LiTaO3）来做矽光子元件，进一步提高用MZI来做光子计算的可行性。  钽酸锂在5G时代已开始使用，是与半导体制程兼容的材料。它的制作成本低，且有几个物理特性适合MZI的制作。1. 低双折射性（low birefringence），线路设计简单，可以提高光元件密度；2. 低光学损耗（low photon loss），传导信号容易维持；3. 可以制作高效能MZI。用它做的MZI可达40 GHz的电光带宽（electro-optical bandwidth），并且拥有1.9V•cm的半波电压长度积（half wavelength voltage length product，这数字代表使光相位反转180°所需的电压乘以长度，愈小愈容易调制相位）。  光子计算理论上速度快、功耗低，是现在计算面临各种物理壁障的可能出路之一。过去因为矽光子的技术未臻成熟，光元件的尺寸远大于微电子元件的尺寸，所以光子计算一直未能浮上台面。现在藉着AI服务器的兴起驱动矽光子技术的发展，获得额外的产业推动助力，搭乘顺风车。应用上选择与AI高度相关的ASIC类型的计算，再看能否有个起始的立足点。 

好笑的是这条中央社发的消息持续被其他媒体引用，引发后续讨论。我以为台湾是半导体之域，媒体至少有起码的半导体ABC知识。别闹了，8nm！这个信息内容内容有不一致的地方，氟化氩（ArF）雷射的波长是193nm，氟化氪（KrF）雷射的波长才是248nm。从另外2个数据来看，248nm几个字比较有可能是误植。用氟化氩雷射当光源，乾式（dry）曝光机一般的分辨率（resolution）在80~90nm左右，浸润式（immersion）曝光机一般的分辨率在38~40nm左右。公布的数值在两者之间，我猜是乾式的曝光机再加上已知的可以改善光学系统的诸种手段。这里讲的分辨率，一般是指单次曝光（single exposure）所能达到的最小尺度。数据中的另一组「套刻精度小于8nm」则是引起此次无妄之议的罪魁祸首。两岸译名有所不同，曝光机在国内叫光刻机，而套刻精度在英文中是overlay accuracy ，指的是上下2层光罩层对准（align）可能产生的最大误差，这与能用此曝光机能做出何种技术节点的能力完全不是一回事，但是套刻精度只有8nm的曝光机，肯定做不到8nm的制程也是铁铮铮的事实。上述的信息对我来说，只是国内的曝光机能力已进入以准分子雷射（excimer laser）为光源的第一代曝光机，如果其表现真如其规格所述，这算是改良过的第一代DUV曝光机。再进一步发展是浸润式氟化氩曝光机（ArF immersion lithography）。虽然水的折射率1.333理论上可以提升机器设备的许多规格，但是由于运作机制存有主要变化，发展所需时间可能较长。更进一步是极紫外光曝光机（EUV lithography），这个有些难。毕竟现在ASML的极紫外光曝光机是DARPA于90年代就开始研发的。即使以现在的技术和后发者的知识可以缩短开发时程，但是EUV的光源产生和光学系统与DUV完全不同，多费些手脚也是理所当然。所以中微半导体董事长尹志尧说，国内的机器设备与客户群处在技术领先位置的国外厂商相比，还差了两、三代是确评。至于晶圆制造厂的制程能力呢？分辨率只是曝光机台本身的能力，制程中还有其他众多手段可以改进在晶圆上最终图案化（patterning）的能力，其中最为人知的手段是多重曝光（multiple exposure）如曝光蚀刻曝光蚀刻（Litho-Etch Litho-Etch；LELE）、间隔物辅助双图案化（Spacer-Assisted Double Patterning；SADP）、光刻冷冻曝光蚀刻（Litho-Freeze Litho-Etch；LFLE）等方法；也有行之有年光学邻近校正（Optical Proximity Correction；OPC）等方法。例如氟化氩浸润式曝光机的单次曝光分辨率在38~40nm左右，经过上述方法的处理晶圆上的最小尺寸可以精确到10~12nm。国内早已进口氟化氩浸润式曝光机，台积电可以用以制造7nm制程，国内当然也可以，良率高低和时间早晚而已。至于更先进的制程节点也并非全无可能，也是良率、成本和产能的问题。所以国内半导体制程的能力问题，根植于其先进制程设备的自制率，其弱势是在曝光机、离子植入机（ion implanter）和电子束检测系统（e-beam testing system），其中曝光机的自制能力自然最受瞩目。如何跨越外在设下的限制？除了沿外界已经发生过的EUV研发路径之外，纳米压印（nanoimprint）可能是一个途径。纳米压印已经应用于3D NAND的量产，机台的分辨率在5nm左右，只是它的晶圆产量（wafer throughput）不高。但是它的机台单价较低，目前解决方式就是以机台数量来弥补产能。在DRAM与逻辑的应用上，纳米压印在良率还有所不足，得改善如颗粒等问题。纳米压印机国内已有了，问题也是要花多长时间才追得上世界技术前沿？ 

2001年安隆（Enron）事件发生时，我正在伦敦结束我募资路演（fundraising roadshow）的定价（pricing），听到这消息有如平地惊雷，还存了一丝侥幸。侥幸的是幸好订价已经完成，募资到手，但绝称不上圆满，因为想在长久的资本市场中运作，得要让投资的人留有合理的获利余裕。定价如果定在最高点，募资方占了便宜，但也肯定会烫了投资人的手，恐怕以后就别想再进出资本市场了。 安隆事件后股市下跌，刚买海外存托凭证（Global Depositary Receipt；GDR）的客户怕是要抱怨了。 回来之后，立即在DIGITIMES专栏为文表达关切。事情也正如预期的有立即冲击，而且余波荡漾，之后2年内因为安隆事件的影响股市大跌2、3次。当时五大会计师事务所的龙头安达信（Arthur & Anderson）集团自此烟消云散，五大变成四大。  9月13日全球四大会计事务所之一的普华永道（Price Waterhouse Cooper；PwC）因卷入恒大集团财务数据造假风暴，遭国内大陆财政部和证监会合计重罚人民币4.41亿元；国内财政部并给予以普华永道警告、暂停经营业务6个月、撤销普华永道广州分所的行政处罚。  普华永道现在于全球四大会计师事务所中，全球市占率是第二位，约32%，在国内市场中却是龙头，其国内的营业额占全世界营业额在大致在5~10%，因年份而异。在国内市场因所受处分因而遭受的直接财务损失也许在普华永道可以承受的范围内，但是报导中也提及受普华永道未如实揭露恒大财务状况而受影响的机构或个人可能发起集体讼诉，这个可能的风险就无法估算了。  恒大与安隆在其尖峰时期的市值其实相若，都是数百亿美元的公司。但是恒大的负债超过2万亿人民币，是全世界负债金额较大的公司之一，其坍塌所外溢的影响对于整体经济的打击要大得多。  遭遇到这类的事件，后续的各方反应也很典型。首先，出事事务所集团的法遵（compliance）部门会就此一事件本身调查。对于相邻地域、类似产业等有较高风险的客户也会彻底盘查，先期排雷。  至于政府的监管部门，除了对出事的公司及会计师事务所调查惩处外，接下来的大致是透过立法手段，对于会计及审计规则施加更严格的规定—这些亡羊补牢的措施需要时间来研究、修订。实施之后因为可使用财务操作空间受到限缩，有些公司会承受不住，继续爆雷。这也解释为什麽安隆事件发生后还余波荡漾不断。  那麽一个房产公司的坍蹋与电子或半导体产业有什麽关系？产业市场各异，的确关系不太，但是底层的金融财务是相通的。财务金融的稳定性在于公正第三方的审计签证所产生的信赖。一旦信赖丧失了，金融市场就得动荡一阵子。在那次募资之后，我们的会计师事务所恰好原先属于安普达集团。安普达的解体、重新整并也着实让我们兵荒马乱了一阵子。  至于此次的恒大事件会怎样影响金融世界？只能期待国内股市与其他股市的连动没有那麽强烈，风浪小些。至于普华永道的变动以及它怎麽影响其他产业的厂商？再看看吧！  

矽基光子整合线路概念肇始于1985年，在1991、1992年时于SOI（Silicon-On-Insulator）晶圆上，展示低光子损失的波导。90年代初期的先进制程大致落在0.6~0.8微米之间，这还是6寸厂的年代。这个临界尺度比现在大部分的光子元件都大，那时若有比较成熟的光子元件与PIC（光子整合线路），和电子元件与EIC（电子整合线路）的整合是有说服力的，因为做出的光子元件尺寸与电子元件尺寸不会相差过大。  但是现在矽光子才开始要启动量产阶段。现在矽光子所要开启的时代叫大尺度整合（LSI；Large-Scale Integration），其定义是一个芯片上的光子元件数目在500~10,000个之间。下一个阶段的超大规模尺度整合（VLSI；Very Large-Scale Integration），亦即光子元件数目大于10,000个的整合芯片。熟悉电子集成电路的读者看到这个数目想必会哑然失笑，现在较先进的半导体产品其门数（gate count）动辄上千亿乃至于万亿以上， LSI上光子元件数目真的见小了。  芯片上光子元件的数目如此受限，其症结在于光子元件的尺度取决于矽的透明波长及折射率，结果就在毫米尺度范围。以任何PIC一定会用得着的波导来看，最小的波导寛220~500纳米、高220~300纳米之间，长度则从微米到毫米。其它的光子元件，如MHI、传感器的面积从几百微米平方至几毫米平方不等，其他的调制器也都在这个数量级。  除了光子元件本身所占的空间之外，光子元件之间为避免互相干扰必须留有的间距，其实比光子元件本身更大。所以光子元件未来面临的第一个挑战就是利用PIC设计、材料与结构创新以缩小光子元件的尺寸。  一个芯片上容许的光子元件太少很难执行复杂的功能，幸好目前的LSI大致可以满足当下迫切需要的短、中距通讯应用需求。  第二个问题仍然是尺度的问题。PIC与EIC二者尺寸之间相差几个阶秩，这就造成单芯片整合（monolithic integration）中PIC与EIC难以匹配的问题。  举例来说，格罗方德（GlobalFoundries；GF）矽光子代工平台使用12寸45纳米SOI晶圆。对于EIC来讲，45纳米也许是适合的制程平台，但是SOI晶圆的价格比常规的12寸晶圆价格是倍数的昂贵；对于PIC而言，用12寸45纳米制程是大材小用，单只是PIC的话，8寸的制程足矣。何况对于目前的目标应用AI服务器上的短、中距离通讯，高速、宽频、低功耗的需求是显而易见的，满足这些需求可能需要至少22纳米才能制造的FinFET。EIC与PIC的兼容性益发紧张。  幸好先进封装也同时在此时兴盛，这使得矽光子元件的整合变得有弹性，选项包括2.5D封装、3D封装、异质整合（heterogeneous integration）等。  以目前即将进入量产的大型平行光学元件（LPO；Large Parallel Optics）以及联合封装光学元件（CPO；Co-Packaged Optics）为例，二者都是以2.5D先进封装的方式来整合EIC及PIC，以达到低延迟（latency）、低功耗以及其他的优点。  另一个问题是生态发展。矽光子元件整个产业链生态面临的问题之一，是来自于光子元件的多样化。  电子的EIC主要构成分子就是晶体管。虽然晶体管实际上还是有不同的种类、具有不同的特性，譬如逻辑线路的晶体管比较注重快速开关（switch）以提高运算效能；而DRAM线路的晶体管比较留意漏电流（leakage current），以延长信息保留时间（retention time）。但是即使晶体管的特性是有些不同，晶体管做为积体线路架构的基本单元是毋庸置疑的。  但是PIC的状况完全不同，尤其是负责编码光子信息的调制器，种类繁多。又由于现在一个芯片上光子元件数目还在可控范围之内，PIC设计工程师比较有机会去选择元件并调整其参数藉以优化整体PIC的效能，也就是设计工程师看起来更像元件工程师（device engineer）。这使得芯片上调制器看起来五花八门，也在未来代工平台的制程标准化平添一些小障碍。  另外的问题还有做为PIC代工产业的辅助生态架构问题，包括EDA、IP、PDK（Process Design Kit）、整合元件测试等问题。这些问题在矽光子代工过去做的比较久的GF着墨比较多，对于即将进入量产的其他公司应该也不会造成太大的障碍，毕竟这些都是在以前EIC代工业务发展过程都经历过的。 AI兴起之后，预计芯片与芯片之间、服务器与服务器之间的短、中距通讯会变成主要的通讯型态，甚至超过数据中心与终端用户之间的通讯量。由此强大需求来驱动矽光子技术的发展以及生产体制的成熟、完善是产业界的优先之事。

光子若要能被当成信息的载子，就至少要具备可被程序化、传递和传感的功能。光元件大致可分为4个范畴：光源、波导、调制器和光子传感器（PD；Photonic detector）。 光源是异于电子线路的特殊存在。在电子线路中，电子是矽材中原来就富含的物质。只需要施加电压予以控制，就可以程序化以携带信息，传感电子以提取信息也是容易的事。但是矽在正常的状态中并不存在光子，光子要人为制造出来—从外头接入光源，或是在矽芯片上制造光源。 由外头引入高功率、高效能的光源，常用的有譬如磷化铟（InP）和砷化镓（GaAs）雷射。如果要谈整合入矽光子系统，磷化铟的1,310纳米和1,550纳米波长基本上是比较合适的选择。砷化镓的850纳米波长在矽中会被吸收，如果要整合入矽光子的PIC中，需要用氮化矽（SiN）当波导。这会增加制程的复杂性，当然也会增加光子元件的尺寸和成本。 可以整合入矽光子制程，或者以异质整合方式进入的光源还有雷射二极管（laser diode）、发光二极管（Light-Emitting Diode；LED）、整合III-V雷射（integrated III-V laser）、量子点雷射（quantum dot laser）等，这些对于不同的应用各有优缺点。 波导是被动元件一种，意即它不用外来的能量、只靠物质本身的材料特性或元件结构就能执行导引（guiding）、分离（splitting）、组合（combing）、耦合（coupling）、过滤（filtering）、复用／解复用（demultiplexing/demultiplexing）、延迟（delay）等功能，所以波导器上也多有加上能执行以上功能的光元件，譬如加上耦合器（coupler）以与光源连接。 光在矽波导中传递可能会遭遇光子损失（photon loss）的问题，主要的原因是波导内壁的粗糙（roughness）问题，这是波导制程的挑战之一。 调制器的种类繁多，这是因为前文中说的光可用来程序化以承载信息的自由度很多。 常见的调制器有用来调制相位（phase）和振幅（amplitude）的马赫曾德干涉仪（Mach-Zehnder Interferometer；MZI）、环形谐振调制器（ring resonator modulator）、载子耗尽调制器（carrier depletion modulator）；调制振幅的电吸收调制器（Electro-Absorption Modulator；EAM）；调制相位的相位调制器（phase modulator）、热调制器（thermal modulator）；调制波长与频率的可调谐滤波器调制器（tunable filter modulator）等。 调制器基本上是主动元件，亦即需要外来的能量注入以调制光的强度（intensity）、频率、振幅等，这些都是与能量密切相关的物理量。而且，调制的手段通常是透过电来改变物质的特性，譬如用电压或产生热来改变材料的折射率，进而调制光的诸种特性，这些手段都有能耗的。最后是光子传感器它的功能是将光信号转为电信号，以利于进一步处理、储存及传送信号。光子传感器的种类有光电二极管（photodiode）、雪崩光电二极管（avalanche photodiode）、光电倍增管（photomultiplier tube）、电荷耦合元件（Charge-Coupled Device；CCD）等，各有应用领域。 光子传感器材料包括矽、矽锗（SiGe）以及砷化镓铟（InGaAs）等。以目前与AI相关的矽光子应用而言，矽锗光电二极管在波长区间、响应（responsibility）、速度和整合程度各种技术特性的综合考量下，矽锗光电二极管是比较合适的选择。光子元件范畴的复杂程度以及各范畴内元件选择的众多，充分显示矽光子还处于发展的早期，这对即将展开的矽光子量産构成生产制程以外的非技术挑战。

矽光子（silicon photonics）是指在矽基半导体中，整合入可以调制光子的光子元件，在芯片中或系统中，可以同时协作电子积体线路（Electronic IC；EIC）、光子积体线路（Photonic IC；PIC）的功能。  目前已经开始量产的矽光子产品，绝大部分是用于长距离通讯的收发器（transceiver），其中包含传送／接收电／光信号以及转换、处理信息的功能元件。 延伸报导名人讲堂：矽光子的发展与挑战 （一）：电子与光子 现今矽光子的急迫需求与近年来人工智能应用的迅速兴起密切相关。人工智能的模型训练过程中，信息的传递大量集中于芯片与芯片之间、服务器与服务器之间。在可预测的未来，数据的传递超过7成以上会是这种短、中距离的通讯类型。数据流量和密度的骤增，产生大量焦耳热，散热遂成为半导体技术发展中最尖锐的问题。  根据原先的异质整合路线图（Heterogeneous Integration Roadmap；HIR），矽光子应该在2020年就进入异质整合量产的时程。迟了近5年，现在终于要启动了。  围绕在矽基半导体讨论PIC，除了矽的制程比较成熟外，自然是有矽的材料特性考量。  首先，矽对在1.1~8微米的近、中红外（near to mid infrared）区域波长的光是透明的，也就是说红外光在矽中可以通行无阻，不会被吸收，这是让光子能当信息载子的先决条件。  矽的另一大优势在于它的高折射率（refraction index），在近红光的波长范围内，矽的折射率大概是3.5。这意味着—譬如常用的光纤通讯波长1,550纳米的光，在矽中只有1550/3.5=443纳米的波长，光元件尺寸可以因为高折射率的原故而大幅缩小。以前述波长光子可以通行的波导（waveguide；功用有点像电子的金属线）为例，单模（single mode）的波导一般就定在220纳米（方形波导的截止波长（cut-off wavelength）是光的半波长）。  矽的非线性光学效应（nonlinear optical effects）也相对的比较强，譬如在近红外区的双光子吸收（two-photon absorption；TPA）以及自由载子吸收（free carrier absorption；FCA）。非线性光学效应通常可以用来调制光线，即矽的材料特性适合做PIC的主动元件（active device）。另外，相较于其他候选材料，它的散热系数较高，比较适合做高功率光元件。  矽的材料当然也有缺点。第一个缺点是矽的能带间隙不是直接能隙（direct bandgap），白话的说就是矽无法利用它的自然能隙来产生光子。所以如果要在矽晶PIC上直接做出光源，一般需要外来异质材料当成光源，譬如加入III-V族的元素以做出量子点之类的光源。  另外，有一好没两好。有较活泼的光学特性也意味着光在矽中传导比较容易产生光子损失（photon loss），这也是做矽波导的主要挑战之一。  幸好有兼容于矽半导体制程材料氮化矽（SiN）可以与矽互补，这是半导体业界非常熟悉的材料。氮化矽可以用化学气沈积法（CVD）长于晶圆之上，这是半导体的标准制程。  氮化矽的折射率较低，在1,550纳米时只有2，所以做出的光元件肯定比较大。但是它的TPA和FCA非线性光学效应都比较小，做出来的波导光子损失也比较少。  另外，氮化矽对光的透明应间自400纳米~7微米，在可见光的区间它也是透明的。这一点对有些应用至为重要，譬如生物传感器（biosensor）常常需要使用可见光波长的波段。  2种材料对照来看，矽比较适合做需要比较紧致线路、高效能、高能耗的主动元件；氮化矽比较适合做光被动元件（passive device），譬如低光子损耗的波导、谐振器（resonator）、筛选器（filter），或者需要可见光波长、较低非线性光学效应的应用。  另外有数种材料因为它们独特的非线性光学效应也被考虑在不同应用之中，譬如钽酸锂（lithium tantalate；LiTaO3）它有很强的非线性光学性质如二次谐波产生（Second-Harmonic Generation；SHG）和参量振荡（parametric oscillation）。更重要的是它有很强的电光效应（electro-optic effect；Pockels effect），可以用电场快速的调制光子，在光子计算（photon computing）的应用中，此乃天选之物。 

自然界基本作用力有4种，由强至弱排列：强作用（strong interaction）、电磁作用（electromagnetic interaction）、弱作用（weak interaction）以及重力作用（gravity）。20世纪以及21世纪的文明，除了核能与强作用相关外，主要是由电磁作用的应用所铺展开来的。  电磁作用的基础理论是电动力学（electrodynamics），马克士威尔方程序（Maxwell’s equations）就是其中描述电磁场与电荷、电流作用的基本方程序。在现在人类文明已能处理个别粒子行径的当下，量子现象变得格外重要。能处理量子现象的电磁学叫量子电动力学（Quantum ElectroDynamics；QED）。  QED是最基础的理论之一，人类知识领域的最前沿。至今所有的实验数据与QED的理论预测完全符合，实验与理论精确度的竞赛都已经较劲到小数点后12位了！说QED是人类文明坚实的柱石一点也不为过。  QED理论中有2个主角：电子与光子。前者扮演的角色比较单纯，就是有质量、带电荷、有自旋（spin）的粒子；后者除了本身是粒子外，也是产生电磁作用的中介。  电子，或者电子集体移动的电流，我们感觉上比较熟悉，是我们在材料中容易操控的物质。它们被用来当成携带／储存信息的载子（carrier）。譬如将电容上有无电荷存留的状态，当成1或0；或者将晶体管中有无电流流过，当成1或0。控制电子状态的手段通常是电压，这也是电磁学中的一员。电场和磁场是光子的组成份子，但是单纯的电场或磁场不能自由移动，无法当成信息的载子。  我们习惯的电子载子操控方式是让电子在金属中流动，电子在金属传导的过程中不断地与金属原子晶格碰撞、产生热能，这就是焦耳加热（joule heating）。当摩尔定律走到原分子尺度时，金属线愈发细微—电阻更高，而芯片要传递的信息量更大，焦耳热的问题变得无所不在，从芯片内、芯片之间、系统内乃至于系统之间，任何信息的移动都生热量。如何降低发热、加强散热变成计算力进一步提升的主要挑战。寻求另外形式的载子以避免或降低焦耳热的产生势在必行。 光子技术也早已应用于读取／储存信息及传递信息。前者如以前的光盘，后者如现在于网络的光纤通讯。但是这与近代文明的核心—半导体有相当的距离。是否有办法整合光子入半导体的体制、承担信息载子的任务，成了目前的研发方向。  光子在传递的过程中理论上不会发热，而且传递信息速度比电子快了近100倍，这是它被考虑成另类信息载子的首要原因，这优势在线上光纤通讯中已得到充分的展示。  另外，光子的自由度极为丰富。目前用光子元件调制（modulate）光以编码（encode）光擕带信息的自由度有强度（intensity）、相位（phase）、频率、方向、波长等。但其实光还有时间段（time-bin）、轨道角动量（Orbital Angular Momentum；OAM）以及极化（polarization）等自由度可以用来编码信息。一个光子经光元件调制后最多可以有144个状态，这是不久前在光子的量子纠缠实验中所展示证明地。光可以携带巨量信息，但这也是目前将光纳入半导体信息处理体制的挑战之一。  光子还有一个劣势，就是光子和光子之间不会交互作用。本来用光子来控制、调制光子是最理想的状况，但是由于这个因素，对于光子的调制必须透过物质来进行。特别是对于光子主动元件（active devices，能改变光子的频率、波长、自我聚焦等效应）要以非线性光学材料（nonlinear optical materials）来组成。而这些非线性效应一般来说是作用的高端效应，作用较弱，需要以另外的手段来加强，这使得光子元件的尺寸一般都相当大。这是光子的优点所伴生的缺陷。  

在讨论HBM4标准界面对DRAM产业生态的冲击之前，让我们先回顾一下DRAM产业的现况。DRAM产业从2014年的20~22纳米制程，到2024年SK海力士（SK Hynix）跨入10纳米制程，整整花了10年的工夫。如果在过去摩尔定律还适用的年代，这样速度的制程进展只能算是前进2个时代节点，这是过去用3年时间就可以取得的成果。DRAM制程进展如此迟缓当然是因为DRAM物理特性所造成的限制：DRAM的记忆单元是电容，而电容值（capacitance）与电容面积成正比。在制程持续微缩过程中，电容面积理当会变小，因而电容能保持电荷—就是存储器单元中的信号—的时间会缩短，因此每次制程推进时，还要维持电容值不变，这就成了DRAM新制程研发时的最大梦靥。没有快速的制程推进，就无法在同一面积芯片上提高效能、持续快速的创造新价值。兼之DRAM进入1b、1a制程后，使用昂贵的EUV似乎无可避免，这让单位面积成本的下降更为艰难。如果制程快速推进无法成为芯片增加经济价值的手段，就得有其他增加价值的方式。譬如说，创造应用面的价值。目前DRAM在各类应用的标准界面相继出炉正是此一趋势的显现，从原先主流的DDR（Double Data Rate），再到适用于移动系统的LPDDR（Low Power DDR，节能）以及GDDR（Graphic DDR，宽频）、HBM（大容量、超宽频）等。也就是说，DRAM产品虽然还有统一的界面标准，但是产品市场正逐渐走向碎片化过程之中。产品市场分化的下一步就是定制化。定制化产品的供应与需求中间的关系是专买与专卖，因此可以很大程度的避开大宗商品（commodity）市场典型的周期性起伏状况。改变产业的生态样貌、藉以避免业务及财务的大幅震荡等，也许是这些想定制化HBM存储器公司的考量之一，特别是存储器市场现在正在经历为时不短的周期性价格低谷时期。但是市场开始分割细碎后，规模经济的威力也会跟着降低。原先DRAM市场由3家大公司寡头垄断的局面也可能会因之改变。原先DRAM产业的进入壁垒主要是规模经济以及先进制程相关的专利障碍。但是现在DRAM制程演进迟缓，兼之有许多小生态区开始出现，可以提供小公司的牛油与面包，寡头垄断的市场生态有可能变化。这也许部分解释SK海力士目前技术的想法。HBM4存储器的堆叠部分仍然可能选择统一的标准界面，在设计及生产上仍能大致维持规模经济的効力；定制化的任务就局限于底层的逻辑芯片。这样的安排大致能维持规模经济与定制化的均衡，获取最大利益。只是产业的产品界面标准存在的前提，是所有产业中生产产品的公司以及产品使用者愿意共同遵守。如果有些公司选择专有界面，便无业界统一的界面标准。无论如何，这是2025年就应该会有答案的，而其结果将牵动DRAM产业的生态样貌。

存储器产业中个别企业，如何考虑增加HBM带宽技术方向的选择呢？SK海力士（SK Hynix）是首先量产HBM的厂家，也是目前HBM市占率最大的厂家，约占市场一半的份额，其动向有指标性意义。延伸报导名人讲堂：高带宽存储器风云（一）进程技术的分野2023年11月Korean Business报导SK海力士的HBM4将采取2.5D扇出型先进封装技术，目的是要省却矽通孔（Through Silicon Via；TSV）昂贵的费用，而且有更多的I/O方式选项。报导中解释封装做法是将2片个别的芯片封装整合成1个，而且无需使用基板，堆叠后厚度会大幅降低。但是完全没解释如何将高达12~16层DRAM上下线路连通，而这原是TSV执行的功能。之后的报导都是这个报导的衍生物，未有新的信息。SK海力士4月19日发布新闻，说与台积电签订合作生产下时代HBM的备忘录。这个合作采用什麽先进封装技术呢？备忘录中也未说明，只在末了表示会优化SK海力士的HBM与台积电目前正在使用的CoWoS（Chip on Wafer on Substrate）技术的整合，以响应一般客户对于HBM的需求。备忘录中还有一个亮点，SK海力士计划使用台积电的先进制程来制造前述HBM底层的逻辑晶粒，增加额外功能，以满足顾客定制化的需求。这个做法以下将展开讨论。事实上，SK海力士自己已研发过铜混合键合技术，结果也在2022年、2023年发表在学术期刊以及会议论文集（conference proceeding）。另外，SK海力士与英特尔（Intel）和NTT于1月底发布在日本的共同投资，其投资标的也是矽光子。新闻中特别提到存储器芯片与逻辑芯片的连接，显然针对的是HBM与CPU/GPU之间连接的应用。只是这投资计划于2027年量产，对于HBM4的生产是稍为迟了一点。无论如何，SK海力士是做好了两手准备。台积电早已宣布于2025年开始量产矽光子，虽然起始的客户可能是其他客户，但是2026年肯定能用于HBM相关的生产，如果技术的选择是如此的话。综合一下上述信息，SK海力士对于HBM4的规划大致在原先2.5D封装或3D封装之间，取得价格与效能的优化；较长远的目标则是移往更快、更节能的矽光子。三星电子（Samsung Electronics）也早已验证以铜混合键合16hi DRAM堆疉的HBM，结果也早发表于期刊和会议论文集。三星也在2023 OCP（Open Computing Project）Global Summit中，发表其对于矽光子的想法。前文中类似CoWoS的结构与现今的先进封装结构相似，开发较容易。但是因为HBM与CPU/GPU底下都得加装光／电转换器，而且中介层需要以光通道替代，成本无疑会更高；而HBM置于封装之外的做法是新尝试，可能需要更多的发展努力，另外还要脑律散热问题。无论如何，三星也是做好两手、短中期准备。但是三星还有自己的逻辑设计、制造能力，包括CPU/GPU的设计和制造生产，它的利害与考虑不一定与SK海力士会一致。美光（Micron）在HBM上是后进者，目前正在急起直追，因此发表或公布的技术方案消息较少。最近的报导是它与其他厂商正在共同开发HBM4，技术方案目前没有详细内容，报导只说倾向于采取与韩国厂商不同的方案。HBM4量产预计在2026会先上12hi的，2027接着上16hi的，数据引脚数量会倍增到2,048。HBM4如果有业界共同标准，在2024、至迟2025就应该制定标准并公布，目前似乎离达到产业共识还有一段距离。因为在异质整合技术的采用上仍留有变动空间，而且此一技术选择将影响存储器次产业的面貌，甚至整个半导体生态区的重新配置。 

高带宽存储器（High Bandwidth Memory；HBM）是具有高带宽的图形存储器（Graphic Memory），其主要的功用是支持高效能运算（High Performance Computing；HPC）或人工智能运算中与CPU/GPU联合执行高速的平行运算。  HBM由数个DRAM堆叠而成，每个DRAM中又由许多容量较小的存储器单元组成。大数量的小存储器单元以高带宽的I/O与多核的CPU/GPU相连接，当成平行算中使用的缓冲存储器。 HBM的统一标准由JEDEC于2013年公布，2015年SK海力士（SK Hynix）率先开始量产。 以最近的产品HBM3E为例，其容量可达36GB，DRAM的层数为8~12层（8hi or 12hi）。最重要的，其数据引线（data pin）数目为1024，代表它可以同时提供1,024个数据平行储存。为了实施如此高的数据引线，在堆叠DRAM与中介层（interposer）之间使用将近4,000个微凸块（micro bump），而其间距（pitch）相当紧密—55微米，这已经接近微凸块技术的密度极限。HBM在多层DRAM堆叠的底层中，还有一个逻辑制程的基底晶粒（base die）。DRAM层与层之间的信号由矽通孔（Through Silicon Via；TSV）连接。目前异质整合HBM与CPU/GPU使用的先进封装技术为CoWoS （Chip-on-Wafer-on-Substrate），是2.5D先进封装的一种。在此封装中，HBM与CPU/GPU置于同一平面上。其下有一个中介层（interposer），HBM与CPU/GPU金属垫（metal pad）中的信号透过与其黏着的微凸块、由中介层内的连线（interconnect）送到另一边的微凸块上，这就是目前存储器与逻辑芯片异质整合的工作架构。 当HBM要再进一步演化、扩大带宽，预计其DRAM堆叠的层数将从原先的8~12层，再成长成12~16层。其数据引脚数则自1,024成长至2,048。所需要的微凸块数目可能会超越以目前的封装方式所能提供的。未来的HBM要与其协作的逻辑芯片会以何种方式异质整合，即为目前产业界看法有分歧的地方。  要提供更高的带宽，目前看到的可能技术有2种：铜混合键合（copper-copper hybrid bonding）与矽光子（silicon photonics）。  铜混合键合的工作概念相当简单，基本上是将2个分别制造的晶圆上重分布层（Reditribution Layer；RDL）面相对的黏贴在一起—金属对金属、氧化物对氧化物。这样2个芯片之间的信息传递就不必像传统封装的方式：先将一个芯片上的信号用与金属垫（metal pad）连接的微凸块引出，再用金属连线将信号送到另一个芯片对应的微凸块上。  铜混合键合大幅缩短信号传送距离、降低相应功耗，也改善其他的物理性质譬如寄生电容（parasitic capacitance）以及电阻值。最重要的，它的金属垫间距（metal pad pitch）可以降到10微米以下，最近的学术文章已开发出400微米的金属垫间距。这个数据显示用铜混合键合能提供比用微凸块高1至2阶秩的带宽，对于HBM4的更高带宽的需求显然没有问题，而且还有再进化的空间。  矽光子的基础运作机制也很简单：用光子来替代电子，成为传递信息的主要载子。它的好处显而易见：光子的速度比电子快100倍，而且光子在光纤中或光通道中传导理论上不会发热，不像电子在金属中传导一定会产生焦耳热（joule heat）。这个事实的应用其实很早就开始实施了。数据库之间、数据库至家戸之间早就以光纤替代电缆，接下来的挑战是在同一封装中甚或同一芯片中使用光子传导信息此一机制，前者就是现在热议的共同封装光学元件（Co-Packaged Optics；CPO），而后者就是矽光子。  目前NPU、GPU元件都已进入CPO中试验并取得成功。这是CPU/GPU与HBM的整合方案之一。实施矽光子的异质整合方法有2种。一种是沿用前述的2.5D先进封装结构，将中介层的铜连线改变成矽光子的光通道。另外，由于利用光子来传递信息，CPU/GPU与HBM两头都要装上光/电的转换元件。这个方法产业比较熟悉，但是成本较高。另一种方法是把HBM置于封装之外，利用矽光子芯片线路与CPU/GPU连接。这个方法DRAM部分可以维持相当的独立性，但是开发可能需要较长的时间。 相对的，铜混合键合在近年来已渐趋成熟。除了CIS（CMOS Image Sensor）早已派上用途外，像超微（AMD）将CPU与SRAM分别制造后，再用铜混合键合异质整合在一个3D先进封装之中。这些都是此技术成功应用的范例。矽光子与铜混合键合就是现在产业界面临的技术方向抉择，这个抉择的后果影响既深且远。