高速数据线路的电路保护技术
- 陈毅斌
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IC设计正发生重大变化，特别是用于全新高速数据线的系统级芯片(SoC)，例如SuperSpeed USB、MHL、HDMI、DisplayPort和eSATA，需要使用最先进的CMOS制程。
由于ESD保护电路无法根据摩尔定律按比例缩小，这些SoC内的ESD保护电路能力，通常需建构于整个系统具有良好保护措施。然而，更为严重的是，完整的系统——如手机、平板电脑或普通电脑等——在常温环境条件下使用时极易遭受ESD冲击。另外，界面SoC特别容易受到静电放电的影响。以下便将讨论高速数据线的某些应用需求，以及根据这些需求，保护设备应采用的型号和技术。
要获得系统级的稳固度以抵抗场级ESD冲击，根据IEC 61000-4-2标准，需采用专门的ESD保护器件，且最好放置在连接器后面(详图1)。
对于想要理解SoC受何种保护程度的人来说，ESD保护设备数据手册中的IEC61000-4-2标准，无法给出解答。它只给出了最大ESD脉冲，在该脉冲下，ESD保护器件自身无损。然而，根据IEC61000-4-2，当涉及带ESD保护器件的系统和现代SoC的ESD脉冲保护时，目前较为普遍的是，ESD冲击发生时外部保护设备无损但SoC因过压而损坏。问题是，如何才能有效保护这种情况下的SoC？
了解ESD保护和SoC之间相互作用的特点
首先，让我们看看SoC的要求。高度整合具有较低的工作电压，因此电路板上针对SoC的ESD保护，在电压极低时便开始做出反应，以保护栅极氧化层不被过压击穿。SoC的工作频率高意味着它们将对ESD冲击做出快速反应。结果便是，良好的外部ESD保护设备也需要对ESD脉冲做出极快的反应，这就需要具有较低的触发和箝位电压，并必须设计为可负载大部分ESD电流，以降低SoC的ESD电流负载。
在尽可能简单的模型里，SoC和ESD保护器件通过并联方式连接。当静态电流流过时，该电流为SoC和ESD器件所共有，并与它们的输入电阻成反比。然而，由于两者都会做出反应，SoC和ESD保护器件针对ESD脉冲的保护是非线性的，因此光有这个静态模型是不够的；波形记录仪无法表示出单个设备——或整个系统——针对ESD脉冲的反应。除此之外，静态测量也会导致被测设备(DUT)过早地被判定为不合格。
要确定被测设备在ESD事件下的动态特性，可使用传输线路脉冲(或简称为TLP)测量作为标准表徵工具。阻抗通常为50 Ω的已定义传输线路，由TLP测量充电并且通过被测设备完成放电。要避免信号失真，首选恒定阻抗系统，它可以产生定义明确的矩形脉冲，输出定义明确的电流和电压值。重复该测量时如果采用更高电能，便可得到下一组电流-电压值，直到完成I-V图形，或者直到被测设备损坏。要在测量早期捕获到被测设备的损坏情况——开始时可能略为有所退化——可在每个TLP脉冲之后检测漏电流。
ESD保护与SoC的相互作用
标准Rail to Rail结构，这种结构结合了良好的ESD保护和低电容特性，因此经常用于单向高速数据线的ESD保护。对于标准的Rail to Rail结构，对应的TLP曲线如图3所示。
对于负ESD脉冲(图中蓝色曲线)而言，特性主要由低供电轨二极管的动态电阻决定。对于正ESD脉冲(图中红色曲线)而言，特性取决于高供电轨二极管以及齐纳二极管的开关特性。这可以解释为何系统级的ESD保护会如此不对称。对于高级SoC而言，低供电轨二极管能保护系统非常常见，但高供电轨二极管和齐纳二极管的串联组合，就会由于开关太迟且电压太高而无法保护系统。由于ESD脉冲可能为负也可能为正(取决于所用物料组合)，这种解决方案是有缺陷的。
图4以实例表示一个SoC和两个ESD保护设备的正I-V曲线。1号ESD保护设备的工作特性类似于标准二极管，由于SoC开启整合式ESD保护时的电压会比1号ESD保护设备开启ESD保护时的低，该1号ESD保护设备对于保护SoC而言并无多大作用，因此将会消耗掉大部分的ESD。
2号ESD保护设备表示一个交点，在该交点处，2号ESD保护设备的TLP曲线位移至SoC的TLP曲线下方。ESD保护设备将ESD脉冲的绝大部分提高到该交点以上。
图5表示实际设备的TLP测量值：两个SoC与三个ESD保护设备的TLP曲线的对比。供应商A和供应商B的设备是高级设备，某些情况下设备表现的性能可能更差。
在一定程度上，这是由于追求更小的电容所造成的：降低器件电容的最简单方法，是开关更多的串联二极管；然而这样会造成动态电阻和箝位电压的同时上升；因此，更好的方法是使用ESD保护设备，它兼具低电容和有效ESD保护这两项特性。
然而通过观察TLP测量值，很明显的可以看出，仅当电能非常高时，供应商A和供应商B的ESD保护设备才会启动保护。
如何将其转变为系统级ESD保护的安全值呢？要将这些测量值转变成系统级的测量结果，则在某些USB 3.0 PCIe卡上进行测试。在这些PCIe卡上，供应商B的ESD保护设备和恩智浦全新的IP4294CZ10-TBR都被焊接在电路板上；直到SoC表现出设备损坏的证据，即漏电流增加，才停止增加ESD脉冲。
值得一提的是，此时ESD保护设备仍然处于完全正常的工作状态；无论何种情况，SoC都首先受损。该结果经不同品牌的ESD枪和PCIe卡验证，以确保得到可靠的统计数据。接下来的表格表示千伏(kV)级的IEC61000-4-2脉冲，一清单示SoC仍然处于工作状态(正常)，另一清单示SoC漏电流开始增加(故障)。
高速数据线的保护原则——the deep snap-back
这一结果清楚表明了TLP测量，预测ESD保护设备的系统级保护的有效性。显然，最新的SoC仅受具有深位移回跳的ESD保护设备的保护。SoC A的内部ESD保护虽然也有位移回跳，但使用位移明显深于4 V的ESD保护设备时，它只能抵抗正ESD脉冲，因为4 V是它内部ESD保护结构的触发电压。
使用snap-back对于选择ESD保护结构的电路概念还有进一步的含义。图7表示两个不同的Rail to Rail ESD保护方案：它的主要目的是降低电容；当使用标准二极管时，将高供电轨与Vbus连接，可降低30%的电容。经过上文的讨论，很显然，该解决方案无法和低于Vbus的位移回跳一同使用。
这表明SoC A采用这种解决方案时，无法抵抗ESD脉冲。恩智浦针对高速数据线提供轨到轨结构，在这类结构中，电容几乎独立于偏置电压，允许深度snap-back与低电容共存。本例中，无需由外部Vbus连接形成的偏置——事实上它并不是一个很好的解决方案，因为浪涌脉冲会冲击Vbus线路，并且比ESD脉冲带有更多的电能。因此，恩智浦可提供一系列surge保护设备甚至TVS二极管来保护Vbus。
为理解这一概念，就需要看一下ESD和脉冲的不同之处。ESD脉冲是高速高压尖峰，带电量中等。对完整系统造成威胁的最常见ESD是人体接触，因此最重要的系统级ESD标准是IEC61000-4-2。surge脉冲是速度相对较低的高压，带有高电流。surge脉冲的电能来自大电容，比如长电缆或电源。
对高速数据线而言，surge脉冲的威胁较低，因为这些数据线并不暴露于无限制的电源或长电缆——典型SuperSpeed USB或HDMI的电缆长度一般限制为几米，这主要出于信号完整性的考虑。这些高速数据线的主要ESD威胁来自人体接触，或通过人体接触而得到充电的连接电缆。以太网或电源等其他界面在它们的线路上可具有大得多的电容，旧的以太网标准支持最高500m的电缆长度，且电源可带大电容。它们都有遭受雷击的风险，并且也可与电缆管道耦合。
高速数据线同样需要ESD保护设备，它可以最大限度降低保护结构对信号完整性所造成的影响。GHz级的数据线是差分数据线，可最大限度降低对EMI的敏感度。随频率变化的散射参数S21，可非常清楚地描述ESD保护等对于信号完整性的影响。由于所有参数最终都是低通的，因此特定频率下会表现出衰减。为了正确重建信号，应当记住：不仅是基波，高次谐波也应通过系统。
本例中，ESD保护器件(IP4369CX4)的S21参数针对差分信号而表示。宽通带(Pass-band)(8GHz频率时3dB)有助于实现具有良好整体信号完整性的设计。
用于高速数据线的界面要求线间电容紧密匹配，以最大限度减少差分对内延迟差。由于它们同时发射与接收，这些界面还需要具有非常低的差分串扰(crosstalk)。
结论
高速差分数据线需要使用ESD保护器件，使用时应当高度关注信号完整性。这意味着要牢记低电容和低串扰，并考虑直封装布线(straight package routing)和关注射频性能的封装设计。良好的射频性能最终可获得宽差分通带。
高速数据线同时还连接到对ESD脉冲高度敏感且无法受标准ESD保护器件保护的SoC。恩智浦解决方案可解决似乎矛盾的两个需求，即射频性能优化和有效的SoC保护。恩智浦最新的产品整合了这些需求，它们分别是：采用晶圆级芯片封装(WLCSP)的IP4369CX4，可保护两条射频数据线；以及采用业界标准DFN2510A-10封装的 IP4294CZ10-TBR，可保护四条射频数据线。 (本图文由台湾恩智浦半导体所提供，作者为恩智浦保护器件与滤波器件的产品行销经理Stefan Seider；陈毅斌整理)
