预见商用量子计算机的降临，美国国家标准与技术研究院（National Institute of Standards and Technology；NIST）已于2024年7月确定公钥加密／金钥封装机制（public key encryption/Key Encapsulation Mechanism；KEM）以及數字签名（digital signatures）的标准。 KEM使用CRYTALS-Kyber（Cryptographic Suite for Algebraic Lattice-Kyber）演算法，为FIPS（Federal Information Processing Standard） 203；數字签名使用CRYSTALS-Dilithium演算法，为FIPS 204。另有FALCON（FIPS 205）、SPHINCS（FIPS206）等其他类型的數字签名的标准及演算法。 CRYSTALS是利用代数晶格（algebraic lattice）中的数学难题如寻找最小矢量等来设立破解难度，而代数晶格（又称秩序理论；order theory）是抽象代数（abstract algebra）的一个分支。 KEM的功用是后量子版的RSA，有Kyber-512、Kyber-768及Kyber-1024等3种强度等级。Dilithium后量子版的數字签名，也有Dilithium-II、Dilithium-III及Dilithium-IV等3个强度等级。 中国也由商业口令研究所（Institute of Commercial Cryptography Standards；ICCS）在2025年2月开始启动下時代商用加密演算法（Next Generation Commercial Cryptography algorithm；NGCC）計劃，并向世界征求对后量子加密标准的意见。 中国选用的演算法也是基于晶格（lattice-based）的演算法，分别是用于加密的Aigis-enc及用于數字签名的Aigi-sig。 由于未来可能存有两套后量子加密标准，两种会并行存在并建立中介机制、或者终将合流变为单一标准，此一问题对于从事后量子相关产品服务业者至关重要，值得密切注意。 目前已进入后量子加密（PQC）领域的半导体厂商包括英飞凌（Infineon）、恩智浦（NXP）、Thales及Microchip。产品应用包括云端、PC、IoT、汽车、嵌入式系统、ID、工业用等。 特别值得一提的是中国电信量子群（China Telecom Quantum Group）将于2025年11月释出中国第一个高效能芯片，置于他们整合量子金钥分发（QKD）+PQC系统之上。由于此芯片已经包括混合的传统及量子通讯網絡的应用，对于两个标准之间的竞合会产生一定的影响。 PQC产品什么时候会大量上市？答案取决于量子电脑的进展速度，量子电脑进展到某一种度，才可能对现存加密体制构成威胁。 量子电脑的运算能力的主要因数之一是逻辑量子元（logic qubit），就是可以实际用于计算的量子位元数，这个与量子电脑实际上建构的物理量子位元（physical qubits）数目有很大的差别。量子位元的维持、运算、量测都可能发生错误，需要使用一群量子位元来执行量子纠错码（Quantum Error Correcting Code；QECC）的功能，确保逻辑量子位元计算的正确性。依现在错误发生率的技术水准，1个逻辑量子位元可能需要近千个物理量子位元来保护。所以量子电脑所需的物理量子位元数量庞大，但可以使用的逻辑位元数量较小。但是在逻辑量子位元数目上百之后，在有些应用就有能力超过传统计算，取得量子优势（quantum supremacy）。 对于现在常用的加密机制RSA-2048及AES-256，目前估计约4,000~6,000个逻辑量子位元数即可以破解。 目前有3家公司明确的公布商业量产通用容错量子电脑（universal fault-tolerant quantum computer）的时程。 Quantinum宣布于2030年前推出100个逻辑量子位元数的离子陷阱（trapped ions）量子电脑；IBM则宣布于2029年推出200个逻辑量子位元数的超导体（superconductor）量子电脑。这两家也许对目前的加密机制还构不成太大威胁。 另一家PsiQuantum预计也是在2029年量产通用容错量子电脑，其上的光子（photonic）量子位元数从計劃开始就是以百万个物理量子位元为目标，估计可以使用3,000~5,000个逻辑量子位元，这已有可能危及目前的加密安全体系。 假设以上的量产时间和估算为真，PQC的商机何时开始浮现？答案是量子计算机交机的那一天得全面准备妥当。任何没有PQC保护的網絡，彷若透明，对于譬如国防、金融等敏感体系尤为如此。一个国家、地区、或个人如果没有PQC 的保护，就会变成網絡孤岛，没有人愿意与之往来；在金融业，这就像是被退出SWIFT体系，所以加密方式的转换必须在高逻辑量子位元树的量子电脑问世之前全面完成。 PQC产品的NIST FIPS各种标准验证需要约12~24个月的时间，产品验证后需送客户设计和验证，才会有机会入驻網絡各节点和终端系统。现在已是2025年下半，离2029年还有多久？所以那些公司已经有产品布置，一点也不令人讶异。 还有一个备注。美国和中国的加密标准虽然不同，但是都是基于晶格的演算法。这类演算法的安全性是因为目前没有已知量子演算可以轻易破解此类问题，基于晶格的演算法所产生的问题并未严格地被证明是BQP之外的类别。也就是说，如果努力发展新量子演算法，也许基于晶格的演算法又会被破解，到时候PQC的布置又得重来一次，很伤脑筋。

测量、展示量子计算机能力的方法之一，是看其有无办法用量子计算中的萧尔演算法（Shor’s algorithm）来分解一个数目中内含的质因数（prime factors）。 传统上质因数分解是个困难的问题，特别是被分解的数目是个大数。但是量子计算的萧尔演算法对于质因数此一问题相对于传统计算有指数性加速（exponential speedup），亦即在有足够量子算力的条件下，质因数分解的计算时间得以指数式地缩短。 量子计算在其他问题上也拥有不等的优势，譬如在一个无秩序的數據库中查找一笔特定數據的问题，量子计算用葛罗佛演算法（Grover’s algorithm）可以取得平方加速（quadratic speedup），也就是计算时间可以开根号的缩短。 传统的加密手段可以简述如下。Alice要安全地传送一段文本（text）给Bob（这是加密学的标准敍述方式），Alice首先会用一支二进位256位元的数字当成金钥来加密，现在通用的标准方法是AES-256，然后将这段加密文本送给Bob，Bob用同一支金钥反向操作即可解密。问题是Alice如何递送这支金钥给Bob才安全？这就要用RSA-2048的公钥—私钥架构（public key-private key infrastructure）。 RSA-2048的公钥是一个二进位2,048位元的大数目，它是2个大质数的乘积。每个人的公钥都是公诸于世、众所周知的。Alice用Bob的公钥来加密文本使用的密钥，送给Bob。与AES不同的是，解密必须用Bob的私钥，而这私钥就是公钥的2个质因数之一。 这公钥—私钥的架构可以用电子邮件来打比方。在此例中，Bob的公钥是他的电子邮件住址，是公诸于世的。要送给Bob的信息写在信中是受到保密的，只有Bob收到信件登入、输入自己信箱的口令（也就是私钥）后，才可以取出信息。 RSA-2048的安全性依赖于用传统计算难以分解大数的质因数此一事实，而AES-256的安全性来自于对金钥查找的困难。不幸地，量子计算的出现摧毁现存的加密体制，量子计算的萧尔演算法—只要有足够的量子算力—可以有效解决大数质因数分解的问题；葛罗夫演算法可以有效地解决查找的问题。这也许是量子计算机未来问世对世界的少数负面冲击之一。 幸好量子计算不是万能，不是所有的数学难题都可以解决的。量子计算能解决数学问题的范畴为有界误差量子多项式时间（Bounded-error Quantum Polynomial Time；BQP）。 由于现存通讯安全体制在量子计算出现后可能会崩溃，业界早已开始筹划后量子时代的安全通讯机制，其中的安全机制之一是于量子通讯（quantum communication）網絡上的量子金钥分发（quantum key distribution）。量子通讯網絡具体例子为中国连接北京、济南、合肥、上海及从这些节点衍生出的網絡与墨子卫星所构成的量子通讯干线。量子通讯的安全机制依靠的是物理，即量子信息是无法被复制（non-cloning）的，任何窃取其上信息的企图势必将破坏信息，因此窃取信息的企图是枉然的，加密用的金钥于其上传送也是安全的。 另一个机制是后量子加密（Post-Quantum Cryptography；PQC）。此方法沿用目前通讯架构，但是改善加密的措施，借以对抗量子计算破解加密，这是目前业界关注的焦点。

PC的问世提供臺湾制造服务进一步演化的机遇。 1974年微仪遥测系统公司（Micro Instrumentation and Telemetry System；MITS）发表Altair8800，之后还有初期的苹果（Apple）电脑。但是IBM PC于1981年问世后才让PC大量进入市场。 臺湾在1984年才开始承接PC的制造服务，此时臺湾却已非昔日吴下阿蒙。首先，第一家提供PC制造服务的宏碁已有自有产品「小教授」，虽然是比较适合于特定用途如训练与教育等领域专用机种，但是已有自己设计的能力，可以同时承接原始设备制造（Original Equipment Manufacture；OEM）以及更进阶的原始设计制造（Original Design Manufacture；ODM）等2种服务。到了1988年，臺湾已经成为仅次于美国的PC出口国；到了2000年初，全世界有80%的PC出于臺湾。 这段经历对臺湾有2个重要意义。一个是对于臺湾刚起步的半导体产业提供了初试啼声的近端市场。芯片供应商包括威盛、矽统、扬智、钰创、华邦、联电、臺积电等，这些芯片供应或制造商在80年代末、90年代初陆续的加入电脑零件供应商的行列。以中国的术语来说叫做国产替代，而且零件能自己供应的比例愈来愈高，可以制造的电子系统种类也愈来愈广。 对于半导体产业，这是成长的沃土；对于电子制造服务业，这是加长供应链的战略纵深。 90年代中期臺湾几家电子制造服务公司开始研发移動通讯，97年起开始2G GSM手机的OEM/ODM业务，业务模式一如之前PC的电子制造服务。 从智能手機時代起，电子制造服务产业将部分产能移至中国，持续扩大其制造产能。 2000年代中期，臺湾开始服務器的EMS/ODM业务。到了2018年，所有主要电子制造服务公司已经能制造完整的服務器以及边缘计算（edge computing）设备。 2022年末，臺湾开始迈入人工智能服務器的制造服务领域。到2024年，臺湾生产的人工智能服務器占全世界93%。除了原先PC、智能手機已然的制造服务优势持续奏效外，另外在半导体累积的经验，包括尖端芯片制造以及先进封装加持下的多重优势价值链，这囊括的市占率似乎是理所当然。 这个电子制造服务的生态系似乎还有持续扩大的机会。在先进计算方面，人工智能的下一步目前近乎可及的题目是量子计算。包括IBM和PsiQuantum等使用不同类别量子位元的公司相继宣布通用容错（universal fault tolerant）、可以应用于解决实际问题的量子计算机将于2029年进入商业量产阶段。 臺湾对于量子计算的研发相较于国际领先群本来就启动时间较晚，而且投入的资源相对不足。IBM不久之前才宣布未来5年内在美国要投资1,500亿美元于量子计算的发展；如果包括制造在内，5年内总计3,000亿美元。与此相较，臺湾对于量子计算技术的投入太迟又太少。 但是如果不是想赚取「先进研发利得」（advanced research gain）的话，臺湾仍然可以用电子制造服务来参与新兴领域，分取红利。 目前NVIDIA先进计算架构已经将量子计算整合入既存的人工智能服務器架构，规划CUDA-Q。臺湾的电子制造服业在近年来已经开始启动量子计算的研发，虽然能量不足以挑战世界已先行多年的发展领先群，但是藉目前已开展的人工智能服務器的巨大翻展动量，以后发的研发来了解新科技，加入下一阶段的发展，这个策略还是有机会延续臺湾电子制造业的优势。

最近关于臺湾半导体发展史的影片《造山者：世纪的赌注》（A chip odyssey）中提及美国无线电公司（Radio Corporation of America；RCA）授权、移转半导体技术给臺湾，启动臺湾半世纪的半导体旅程。 其实RCA对臺湾的科技发展有另外更早、影响可能更深远的贡献。1966年RCA在臺湾设立黑白电视组装（assembly）的生产线。 黑白电视在30年代已有样品、40年代已经商业化量产。1954年RCA也开始商业化量产彩色电视，并且70年代以后在美国、日本、西欧等发达地区彩色电视变成主流。但是黑白电视在发展中国家市场仍然是主要的消费性电子产品。RCA将黑白电视的组装工作迁移至臺湾是最佳化低毛利事业部门，一个典型的美国公司的标准操作。 黑白电视迁臺组装这件事有几个重要意义。第一个是移转臺湾现代化生产线以及公司的管理，这个效果毋庸赘述。 第二个是技术移转。当时黑白电视已经算不得尖端科技，因为彩色电视的普及在即。如果组装可以成功地在地运行，将零组件的制造也一起迁移是个明智的选择。这些技术包括阴极射线管（Cathode Rate Tube；CRT）、类比线路（analog circuit）设计、焊接（soldering）、表面粘著技术（Surface Mount Technology；SMT）等。这此技术很多是后来电子设备制造的共同基础。 第三个是产生规模经济。RCA于60年代后期于臺湾开始组装黑白电视，臺湾本地的公司如大同、声宝、歌林等也开始代工组装或制造自有品牌的业务，后续还有更多的臺湾公司以及欧美公司投入相同的领域。在高峰时期，臺湾出口的黑白电视占全世界市场的60~70%。之后的彩色电视业务，虽然各国将之视为较先进的消费性电子产品而有较高的自制意愿，但鉴于已趋成熟的臺湾组装能力，臺湾的彩色电视出口仍然占全世界市场的30%左右。 由于有了规模，与其系统相关的生态就有开始衍生的机会，譬如日本公司投资的零组件，臺湾本地生产的被动元件电阻、电容等。有一个很显著的例子：富士康成立于1973年，最先期的产品就是黑白电视的旋钮（knob）以及塑胶零组件，这就是黑白电视组装业务带来的臺湾电子产业生态系发展机遇。富士康不是孤例，近两年很多电子业相关公司都在庆祝50周年庆，遥想当年电子业生态系统是如何像地衣般全面铺展开来的。 RCA黑白电视组装厂设在1966年刚设立的高雄前镇加工出口区（Export Process Zone；EPZ），之后有如增你智（Zenith）与摩托罗拉（Motorola）等公司的加入。加工出口区的设立当初是为解决臺湾贸易逆差问题的手段之一。 1966年臺湾的贸易逆差为约8,400万美元，这个数目看起来似乎不大，但是在当年占臺湾32亿美元GDP的2.6%。现在美国对全世界加征10%的关税，其主要目的也不过是要解决其占GDP 3%的贸易逆差问题。 加工出口区的设立对于电子制造服务业（Electronics manufacturing Service；EMS）的开展有决定性的影响。除了在关务、税收政策等方面形成肥沃的生态土壤，在全球运筹（logistics）方面提供必要支持，使得规模经济得以持续扩张。这是臺湾电子制造服务业发展的起点。

当IBM Condor的量子位元数已经高达1,121个、Atom Computing Phoenix的量子位元数也已达1,180个，臺湾的量子计算研发2024年才刚刚跨出5个量子位元的原型（prototype）量子计算机的第一步。 量子计算的量产也许不会在立即的未来发生，但是也不会太远，至少目前各方瞩目的PsiQuantum预计在2027年年底开始量商用的机型，并且在2029年达到全尺吋容错（fault-tolerant）系统。 量子计算的商业应用有很大的机率如同人工智能般产生巨大经济价值而重新分配财富，而新财富的分配通常只限于创造经济价值的参与者。以目前在量子技术核心量子位元（qubit）及量子闸（quantum gate）还远远落后前沿科技的开发进度，臺湾在未来的量子時代还有机会在科技新時代分到相应贡献的经济价值吗？答案是有可能的，而且已经悄然发生中。 看现在的人工智能服務器（AI server）便可以明白臺湾会以怎样的策略切入这明日之星的新产业。 其实臺湾的产业几乎没做过基础科研，除了臺湾基础科研的整体体量较小外，对于公司资源的配置，也有基于公司经济尺吋的现实考量。 要在新领域独占鳌头，要做长时间、领域广泛的研发投入，后者基本上是保险策略。极致的例子是IBM以前Watson Lab的风格，机构可以供养科学家以及研究经费做与公司业务没有直接关系的基础科研，甚至因为这些工作而获得诺贝尔奖！ 臺湾的公司绝大部分是中小型公司。即便像臺积电在臺湾排市值排名第一的公司，在本世纪之前也未能进入全世界前100大之列。因此对技术硏发的策略长期偏向于做短、中期的技术发展（development），题目的选择与短期内订单的可见度有明显的相关。采用这样策略的风险较低，资金的利用效率较高。以产业内较直白的话来说，就是不见兔子不撒鹰。 不从先期的基础科硏下手、取得先行者的有利位置，却冀望取得产业带来的利益分配，靠的是什么？答案是供应链。 一臺量子电脑会大致有下列模塊：量子处理单元（QPU；Quantum Processing Unit）、控制和读取电子设备（control and readout electronics）、同相／正交混频器（IQ mixer；In-phase/Quadrature mixer）和FPGA 板、低温系统（cryogenic system）和真空系统、经典处理（classical processing）及回馈系统、軟件堆叠（software stack）、校准和诊断工具（calibration and diagnostic tools）等。这些模塊各负责一些功能，譬如经典处理及反回馈统统中就包含经典服務器及纠错控制器（error correction controller）。 以IBM最近1,121位元的Condor这款发展过程中的原型机为例，零组件的数目大约在11,000~16,000个之间，供应链的公司数在150~200个之间，但这数目只适用现阶段的原型机。如果是商用的机型，零组件数轻易会上数十万，因为有些零组件会随位元元数线性成长的。 对照于NVIDIA DGX GB200 NVL72的AI服務器，其中也有10个出头的模塊，合计有大约100,000~200,000个零组件。虽然其中主要的GPU不是臺湾设计的，但是芯片制造之后全在臺湾。臺湾AI服務器的出口，2024年占全世界93%，这是臺湾在此领域150~200家供应链力量的展示，而这力量是沿承自90年代的PC/NB供应链。记得90年代PC/NB产业的口号吗？除了CPU，我们什么都有。供应链不是可以一蹴而就的，因此也很难突然被取代。 未来的先进计算，如果含量子计算，很大机率是包含AI服務器的混合服務器（hybrid server），而且现在的量子计算机就已经包含服務器。 所以臺湾合理、合时宜的量子计算发展策略就是依著沿PC、AI服務器的供应链思路，以供应链的方式参与新产业的兴起。 臺湾的几家电子制造服务公司（EMS）都已经开始踏入这个领域。有的从0开始，建立量子位元研发团队；有的投资量子新创，同时建立公司内的量子团队。如果没法在最关键的研发领域领先，至少先暖身一下。毕竟量子不像传统的电子产业，观念上需要跳跃性的前进。 这样做有异于不见兔子不撒鹰的传统原则吗？并没有。产业链龙头企业NVIDIA已经提出CUDA-Q的架构，也有报导在评估投资量子计算新创公司的打算。兔子已经在视线之内了，正是撒鹰时机。

中国工信部宣布DUV信息的同时，上海微电子也发布其2023年申请的EUV专利、2024年9月专利申请公开的消息。延伸报导专家讲堂：中国曝光机发展现况：DUV上海微电子的EUV使用的也是现在商业主流的二氧化碳（CO2）雷射，波长为10.6納米。钖的液滴（droplet）先用钕钇铝石榴石雷射（Nd:YAG laser）打成圆盘状后，再被CO2雷射离子化（ionized）变成钖电浆（plasma），然后其外层电子向低能量态跃迁（transition），释出波长约为13.5納米的光子。之所以要用如此复杂的工序来产生EUV光源，是因为在此波长没有自然的物质的能阶差可以产生如此短的波长。选择13.5納米是因为波长再短一些，就变成X光（0.01納米～10納米）。EUV也很可能是矽基半导体技术的最后一种光源。矽的共价键（covalent bond）长度为0.543納米，而要形成一个块材，至少也要有10几20个原子，否则界面的效应就会严重影响电子于其中的行径。13.5納米光的分辨率以及应有的工程努力如加大数值孔径等—最多再加上多重曝光—要处理这样的临界尺吋尽够用了。所以上海微电子的专利的权利请求（patent claim）主要在光源之外的系统。至于原型机或量产机型的交付，没有官方宣布或较正规新闻。2024年12月30日哈尔滨工业大学因「放电等离子体极紫外光刻光源」工作获得中国黑龙江省的科技创新成果转化大赛的一等奖。这奖只是地方奖项，能引起后续新闻报导自然是因为它牵涉到EUV的光源产生。它产生光源的方式与前述的以CO2雷射来离子化圆盘钖滴粒，借以产生13.5納米光源的工作方式—雷射产生电浆（Laser-Produced Plasma；LPP）不同，它是施加高电压借以离子化钖滴粒产生13.5納米光源，此种方法称放电产生电浆（Discharge-Produced Plasma；DPP）。报导中说它产生的线宽较窄（narrow linewidth）—也就是所有光的波长较集中于13.5納米、功耗较低。二者说法都有误导之嫌。LPP与DPP产生的EUV光都不是相干的（coherent）。如果硬要比较的话，LPP产生的光线宽较窄，但二者均可以经滤光器（filter）将线宽控制在可接受范围内。而DPP的原始功耗较低，恰恰好成为当初与LPP竞争成为EUV光源候选人时未能雀屏中选的主要原因。在相同的能源转换效率（energy conversion efficiency）条件下，光源较高的功率输出代表较强的光亮度（light luminosity），可以用较短的时间完成曝光，提高曝光机吞吐量。DPP EUV能量的提升（scale up）较为困难，因此用来当量产机臺的光源挑战也更大。最后是在2025年3月在《中国激光》期刊上中国中科院上海光学精密机械研究所由林楠领导团队所发表的〈1um激光激发固体Sn靶等离子体EUV幅射特性实验研究〉。林楠曾服务于ASML光源团队，对此题目的产业商业化考虑应该十分熟悉。文章中的1微米固态雷射（solid state laser）使用的就是前述用来将钖滴粒打成盘状的Nd:YAG雷射。固态雷射由于其体积较紧致（compact）、电光转换效率（electrical-to-optical conversion rate）较高（~20%），而且目前输出功率已达千瓦级，未来可能可以提升至万瓦级，有望取代CO2雷射，成为驱动EUV的主要雷射。文中指实验的能量转换效率已达3.42%，若用已商业化的1kW固态雷射，已可来做曝光验证、光罩检测（mask inspection）等工作，并且在一定条件下，进一步用于先进节点的临界尺度以及疉加精度的量测。也就是说，这是一个未来EUV机臺的研究起始点。产业此时的现实考虑是从CO2雷射波长10.6微米转换成Nd:YAG雷射波长1微米对于光源次系统是一个全新的转换，所有的工程工作必须重新来过，而且CO2雷射用于LPP EUV商业化已久，目前的成本远低固态雷射的。所以这个工作更倾向于对未来可能发展方向的研究准备，对于目前的先进制程的突破，短期间内是使不上力的。近期的这些报导距离真正的工程实施都有相当的距离，进步也比较片面。一个EUV曝光机包括EUV光源、光学系统、真空系统、光罩版臺及夹具（reticle stage and clamping）、晶圆臺（wafer stage）、热管理（thermal management）、计量和傳感器（metrology and sensors）、控制电子设备（control electronics）以及軟件及韧体（firmware），大大小小的零组件计100,000个以上，其中很多零件是专为EUV机臺量身定制的。建立此一庞大、复杂、精确的供应链队伍的难度，可能更甚于对单一技术课题的突破，我认为这是中国在发展自有曝光机的最大挑战。

在中美贸易战中，美方施力的重点在于箝制中国高科技的发展的进程，特别是半导体、人工智能和量子计算，而前二者息息相关。 在半导体方面，美国的管制近乎遍及全产业链，从设计工具（EDA）、产品、制程设备乃于材料的禁运，中国自然是以国产替代以提高自给率，这也是涵盖全产业链的回应。 中国在半导体设备领域的弱点包括电子束测试机（e-beam tester）、离子植入机（ion implanter）和曝光机（lithography equipment）。 电子束测试机是量测机臺，基本上是用来侦测除错，不是制造过程的一部分。离子植入机—特别是高能量（~1MeV）的，对于高压碳化矽（SiC）MOSFET的制程至关重要。现在的电动汽车电压已早从600V迈向800V、1200V。没有高能量离子植入机无法制作车规高压功率元件，对于中国电子产业的零件自制率影响巨大。 最令人关注的自然是曝光机（lithography equipment）。曝光机的能力代表先进制程的终极分辨率（resolution），又与先进技术节点（technology node）直接相关。先进制程的主要应用之一是与算力高度相关的各式XPU，特别是专注于人工智能应用的GPU；另一个应用也是在人工智能芯片架构中的高帶寬存儲器（High Bandwidth Memory；HBM）。 从2024年9月起，中国就陆陆续续的传出各式曝光机进展的相关消息，对于全世界的半导体产业，这自然是头等的新闻焦点。 首先是中国工信部指导目录中的DUV曝光机，在2024年9月公布。 本质上，这就是一臺干式的DUV曝光机，光源是氟化氩（ArF）的准分子（excimer）雷射，氟化氩雷射波长为193納米 。 此曝光机的分辨率为65納米，如果假设系统中其他性质都已达最佳化，则其物镜（objective lens；系统中用于收集光线、用以呈像的主要透镜）的数值孔径（NA，愈大分辨率愈好）推算起来大概是0.75。如果要进一步改善分辨率，还要经过另一阵子的努力以达目前产业前沿水准0.93的数值孔径。也就是说，在光学系统的发展目前还处于较早期阶段。 至于其叠加精度（overlay accuracy；上下层图案的对齐精度）为8納米。要能产生65納米临界尺吋（Critical Dimension；CD）的制程，上下层的疉加精度要达临界尺度的20%左右，也就是13納米。如果要做双重曝光（double exposure），则叠加精度必须提高到13/2納米=6.5納米。显然此臺曝光机目前的分辨率就是65納米，而且无法透过双重曝光的手段进一步提升制程的分辨率。 再往前的路，除了前面所述在物镜的数值孔径需持续提升之外，另外还需要往浸润式（immersion）方向移动，利用水的折射率（refractive index）1.44较真空的折射率1为大的因素，提高曝光机的整机分辨率，这样才可能达到28納米的分辨率。至于像FinFET这样的精密元件，部分制程就要动用到双重乃至于多重曝光。浸润式曝光机使用新机制以改变波长，自然要面临新的问题，譬如水的纯净度的控制以给水温均匀恒定的维持等。这个部分自然也有机构早已从事研发，譬如中国中科院长春光学精密机械与物理研究所正在开发的数值孔径为0.8的浸润式物镜；承担浸润式曝光机的光源攻关任务的是中国中科院光电院、微电子所孵化出来的科益虹源；电源模塊则是由中国中科院安徽光机所的团队承担开发任务。多梯次技术平行开发是可以想像的技术发展方式。 自2023年以来偶有上海微电子已开始交付其28納米浸润式DUV的新闻，机型为SSA/800-10W，叠加精度为1.9納米，最近一次的传闻为2025年1月7日交付。惟上海微电子公司产品目录无此型号，没有官方发布，亦无可靠媒体报导。根据其型号中的10W字样，此机型最多为原型机，因为其光源能量不足，无法支撑量产所需之吞吐量（throughput）。这条工信部指导目录的消息没有公司送原型机（prototype）到晶圆厂用在線制程调适机臺的后续报导，所以出货与否未可知；而且从原型机到量产机，总是要有好些时日。 至于前一代的90納米 DUV机臺已自2022年交付过几臺，初期主要的问题是系统不够稳定、down time太长、因光源功率不足（20W）致使设备吞吐量太低。所以，这条新闻对于中国积极发展曝光机国产替代的意义要重于先进技术的实际突围。

从20納米以后，DRAM制程开始龟速前行。从19納米到11納米之间，以每次1~2納米的速度进展，跌跌撞撞地经历1x、1y、1z、1a、1b、1c以及未来的1d，共计7个制程。虽然现在仍使用平面（planar）DRAM制程，却早已经大幅的利用与晶圆垂直的第三维度，使得DRAM在效能、功率上，还能有实质的提升；在芯片的密度上进展比较迟缓，看来有点鸡肋，但是对于有些应用—譬如高频寛存儲器（HBM），稍为提升密度还是有实际用处的。要达到HBM每个時代的存儲器容量标准，只有特定的制程時代有能力提高到如此高容量的存儲器芯片。但是在每位元成本方面，制程的推进因为制程变得复杂，对于降低位元成本已毫无贡献。以三星电子（Samsung Electronics）现在的1b制程为例，就使用5层EUV，因而所费不赀。DRAM市场短期内不会平白消失，但是如果其制程推进还是继续如此缓慢，仍然会逐渐失去其高科技产业的特性；高科技产业之所以能获取高额的利润，是因为其科技的快速推进可以重复运作。现在DRAM制程的缓慢推进、乃至于停滞是DRAM业者共同的梦靥。10納米以下，目前各DRAM业者共同的技术推进方向大致是3D DRAM，只有三星会在1d制程之后试图导入垂直通道晶體管（Vertical Channel Transistor；VCT）。垂直通道晶體管基本上是将晶圆上平面晶體管的结构竖著长，减少每存儲器单元的底部面积，从传统的6f2缩小为4f2，其中f（feature size）为半导体制程的特徴尺吋，譬如半金属间距（half metal pitch）。这样的制程推进，大概稍大于10納米级制程推进一个時代的效益，然而这只是一次性的方法—下一步可没另一个方向可以再利用了。最主要的是垂直通道晶體管与未来的3D DRAM制程完全不沾边，研发的努力只能使用一阵子。因此并不是所有DRAM公司都做此想。3D DRAM的引入第一个问题不是为何要引入3D制程，而是为什么到此时才引入3D制程？毕竟所有的DRAM大厂都有3D NAND的技术。当2013~2014年3D NAND技术开始被引入时，DRAM的制程也早已在25~20納米左右，即将进入龟速前进的10納米级制程年代。用已经成熟的3D制程技术来推进举步维艰的DRAM制程似乎是理所当然。问题还是出在DRAM的结构上。一个线路要能够用3D制程来制作，有几个先决的条件。首要的是线路要有高度的重复性，无疑的，存儲器的阵列是3D制程应用的首选。在此点上，DRAM是符合的。再来是各层存儲器之间要有可以共享的材料。以TCAT（Terabit Cell Array Transistor）3D NAND的技术为例，各层之间存儲器单元的闸极控制（gate control）材料复晶（polysilicon）以及电荷陷阱（charge trap；用来储存NAND信號的单元）材料氮化矽（silicon nitride）是可以在各层之间共享的，因此垂直方向的制程整合相对简单，32层的存儲器可以用4、5层光罩来完成。但是3D DRAM的结构就没有这么幸运，电容部分必须完全隔开以避免存儲器单元之间的信號交谈（cross talk）；通道部分因为DRAM追求高机动性（high mobility），不能用在高宽高比深沟中的轻掺杂（light doped）复晶做半导体，各层存儲器之间可以共享的材料只有字线或位元线，端看3D DRAM是要求垂直制程的简化或面积的极小化。另外，DRAM效能远比NAND为高，所容许的信號延迟（latency）很低。各层存儲器之间因紧密相邻所产生的感应电容（induced capacitance）等效应都会降低DRAM的表现以及信號的协同，因此3D DRAM的确比3D NAND的工程问题要复杂得多，这也解释为何3D DRAM制程迟迟没有上路。无论如何，DRAM产业维持高科技产业特性除3D DRAM外已几乎没有前路，譬如以前在文献中经常被提及的无电容（capacitorless）DRAM，其數據保留时间（data retention time）远不能与目前的DRAM相比。2023年7月长鑫在IEEE的International Memory Workshop发表其对3D DRAM的规划，三星也在同年的Symposium on VLSI Technology and Circuits发表其3D DRAM的技术论文。可见关于3D DRAM的议题各公司早已准备很久，只是研发结果发表的时机及场合各有考量罢了。根据长鑫的设计，2D DRAM的电容—晶體管垂直堆叠的组合在3D DRAM中就被横摆著成为一层中的一个存儲器单元。长鑫模拟出来的存儲器单元有多大呢？横躺的电容约500納米、晶體管200納米，加上字线和位元线，一个存儲器单元横方向的尺度接近1微米。长鑫采取的制程是字线垂直到下边的接触平面，这个做法会让存儲器单元的面积稍大，但是垂直的整合制程会比较简单。在技术发展的初期，先做出来再做好是合理的策略。至于存儲器阵列旁的周边线路（peripheral circuits），师3D NAND的故智，会在另外的芯片上制造，然后用混合键合（hybrid bonding）与上层的单晶（monolithic）存儲器多层阵列封装在一起。字线和位元元线的金属间距都是70納米。用以前DRAM制程定义半金属间距来看，这个起始制程大概就是35納米节点，与3D NAND刚开始时的30~40納米制程相彷。这样的3D DRAM堆叠32层后，所得的存儲器容量与1b的2D制程相彷。堆叠64层后容量就与10納米以下第一時代制程0a相彷。这个堆叠是个可以重复的进展，DRAM的高科技产业属性因此得以维持。目前有发布大概推出时程的是三星，大概在2026~2028年之间，与2D平面制程会并存一阵子，这与3D NAND刚出来时的策略也相同。假设3D DRAM的确是可行的技术，有2点值得评论。第一个是高帶寬存儲器是否会沿著目前的方法向前推进？目前的HBM是多个DRAM芯片以先进封装堆叠以达到较大容量，其中先进封装的费用占总成本的相当部分。如果存儲器容量可以用单晶的3D制程来增加，成本有可能降低。但是这是比较长远的事。另外一个议题有关于地缘政治。长鑫在其文章中说是业界第一次揭露3D DRAM技术，其实业界各自默默研发都很久了，但是长鑫对于3D DRAM的应用可能会特别有感。一方面目前长鑫的制程大概在1z节点，与领先公司有2、3代的差距。开始采用3D DRAM制程，可以快速拉进距离，毕竟那是一个新战场。最重要的是3D制程中，技术的重心将从光刻搬移至蚀刻，这是长鑫在EUV资源受制约的状况下，最可能的突破口。所以各公司3D DRAM制程的实际发展状况和开发能力外界也许看不清楚，但是长鑫比较有可能投入较多资源是合理的预期。

DRAM在1970年问世，取代以前的磁芯（magnetic core）存儲器，成为计算机冯诺伊曼架构中的一个重要模塊。在1984~1985年之间，因为个人电脑及工作站的兴起，DRAM变成半导体市场中市占最大的单一产品。 因为DRAM制程的进展直接决定存儲器容量，以及DRAM有较大的市占，有能力累积足够的资金以投入下時代的制程研发，DRAM自问世以后就成为摩尔定律主要技术推手（technology driver）。肇因如此，自1980年代后陆续投入半导体产业的日本，以及其后的韓國、臺湾，许多公司都选择投入DRAM此一次产业，因为这代表投入半导体产业中最先进的制程。 但是DRAM的制程领先地位在2000年初不久之后首先被NAND超越，之后逻辑制程又超越NAND，成为半导体制程技术的驱动者。 DRAM开始偏离摩尔定律并不是之前促使DRAM成为技术驱动者的因素消失了。事实上，到2024年为止，存儲器仍稳占半导体市场的4分之1左右，而是DRAM的基本结构在20納米以下遇到尖锐的挑战。 DRAM的存儲器单元（unit cell）结构为1T1C，亦即一个读取晶體管（access transistor）和一个电容。选电容当成信息储存单元天经地义－电容是电路三元件电阻、电感、电容中的一员。 电容上电荷的有、无代表信息的「1」和「0」，需要读、写电容上的信息时，就开启读写晶體管。基础物理教育告诉我们电容上的电荷，即使维持电容两边平行电板（parallel plate）的电压差不变，电荷也会随著时间逐渐流失。电荷流失的速度与两片平行电板之间的距离成反比，与平行电板的面积以及在平行电板之间物质的介电常数（dielectric constant）成正比。因为电容上的电荷会随时间流失，所以电容上的信息必须经常更新（refresh），目前DRAM中的信息刷新时间为64ms。 为了要控制个别的记忆单元，每一个单元的晶體管的闸极（gate）连有字线（word line），施加电压后可以让晶體管处于开启状态，可以用来执行读、写或更新的操作；位元线（bit line）则连接晶體管的汲极（drain），将自电容通过已开启晶體管的电荷送到傳感放大器（sense amplifier）侦测0或1的信號。如棋盘线交错的字线和位元线可以准确定位一存儲器单元，让周边线路挑选以读写其中信息。以上就是DRAM运作的大概架构。 DRAM制程持续推进的挑战，也正源自于这1T1C的架构。制程微缩的方向，与DRAM使用的晶體管以及电容所需的物理特性是朝反方向走！ 首先遇到的是电容值的问题，2000年左右的电容值必须保持在40fF（femto Farad）左右，那时的电容已开始利用芯片上的垂直方向此一维度，电容要嘛挖成深沟（trench）状，放在晶體管旁的下方；要嘛堆垒成圆柱状（cylinder or pillar），置于晶體管上方，也就是利用垂直于芯片的方向面积的延伸来增加电容的面积。 但是制程的微缩会让圆柱的底部缩小，电容的面积因而减少，电容值也会随之降低，所以必须增加电容的高度，以增加电容的面积，借以维持电容值在一定的数值以上。以10納米级别制程为例，电容值必须维持在10~20fF以上。 但是减少圆柱底部面积、增加圆柱高度，就是增加圆柱的宽高比（aspect ratio），这会造成蚀刻制程的难度，圆柱底部较尖锐的形状也会造成新的电性问题，所以宽高比就停留在1：50，难以再推进。 至于晶體管，存儲器的与逻辑线路的注重不同的特性。逻辑晶體管注重效能（performance），也注重漏电流（leakage current）及其它特性；DRAM晶體管首重漏电流，因为这对电容保存信息的能力是致命。 晶體管存在漏电流的原因之一是栅极感应汲极泄漏（Gate Induced Drain Leakage；GIDL），指的是在栅极的位势（potential）高于汲极的位势时，即使晶體管处于关的状态，电流仍然会从汲极泄漏流向衬底（substrate）。 这个问题是历年来DRAM制程推进都要面对的问题，而且愈来愈严苛。 DRAM近年应对这个问题的措施包含在晶體管结构的变更，包括凹槽式通道阵列晶體管（Recess Channel Array Transistor；RCAT）、鞍鳍晶體管（saddle-fin transistor）、具有闸极工作功能控制（gate work function control）的埋栅（buried gate）晶體管等结构。 但是制程微缩也是朝不利于漏电流控制的方向移动。由于晶體管通道变短，于其上的闸极对于通道上的电流操控能力变弱，这就是短通道效应（short channel effect）。漏电流的降低也高度挑战制程研发。

如果一个产业的2种竞争策略在不同时间都有可能成为产业的主要型态，当产业的条件有所变迁后，竞争策略的廻摆也是理所当然。2012年臺积电在28納米平臺制造Xilink Vertex-7 2000T FPGA（Field-Programmable Gate Array），这是在晶圆代工厂量产先进封装的滥殇。注意，原先已经分割的晶圆制造和封测的2个价值链节点，又重新被整合在同一制造体系之下。FPGA是半导体产业快速测试IC线路的重要工具。在FPGA上一个芯片拥有数量庞大的晶體管，常常是同一逻辑制程中晶體管数目最高的芯片，因此FPGA晶粒的尺吋通常比较大，芯片的良率有相当的挑战性。利用先进封装CoWoS来制造FPGA的理由是先制造FPGA小芯片（chiplet）以提高良率，并且利用CoWoS的特性获得较高帶寬、较低功耗、提升总晶體管数目等优势。 抽象一点来讲，芯片制造在物性和电性接近自然极限时，创造新经济价值的手段必须从以前单靠制程微缩延伸到封测、甚至到系统设计方面，这价值点创造的移动也诱发竞争模式的变迁。 如果晶圆制造代工将委外封测整合入其生态系或公司只是单一公司的个别行为，2016年半导体产业将原先国际半导体技术路线图（ITRS；International Technology Roadmap for Semiconductor）变更为异质整合路线路（HIR；Heterogeneous Integration Roadmap）则是国际半导体产业的集体意志。 ITRS专注的是传统晶體管的缩放（traditional transistor scaling），也就是芯片制程节点的进展；HIR则转向推动异质整合、先进封装与系统创新（system innovation）。这是个产业认知中里程碑式的变更：半导体创造价值的方向增加了！除了极少数几家厂商还能在先进制程持续推进外，业界协力的价值创造方向已经转向到单一芯片制造之外的领域，特别是多芯片、异质芯片的系统整合。 这个趋势不只发生在晶体制造的前、后端。2024年初新思科技（Synopsys）合并Ansys（主要产品为工程模拟与分析），主要原因就是在目前半导体产业演化的趋势下，自动化设计IC线路不能只考虑芯片本身的功能和效益。芯片置入先进封装、系统组装的诸种物理、化学、电磁等特性，在设计伊始时就必须纳入考量。 目前的芯片系统散热考量当然是显学。除此外，像芯片制作过程中的应力（strain）、电磁波的发射以及对处于同一堆叠其它芯片的影响、矽光子中光子的传递、消散以及光信号与电信号的转换、以及在封装后整个系统预计的表现等，都是在芯片设计时应该一路考虑到底的。也就是说，虽然仍做EDA的设计辅助本业，但是考虑的视野垂直整合完整的半导体的价值链，这就是新思科技从矽晶到系统（Silicon to Systems）策略。 半导体产业趋势又转向垂直整合。只是与最先的统包式垂直整合有很大的差异。像在晶圆代工与OSAT的垂直整合—虚拟的或实际的—只专注在制造的领域，而新思科技只专注在设计自动化领域的垂直整合。 许多在EDA还未问世时即已出现的概念如为可测试而设计（DFT；Design For Testability）、为制造而设计（DFM；Design For Manufacturing）、为可靠性而设计（DFR；Design For Reliability）、为系统而设计（DFS；Design For Systems）等现在都重新浮上台面，成为企业的口号以及产品实施的重点。 这个趋势也与现在流行的工程词汇「共同最佳化」（co-optimization）有极强的关连性。制程的缓步推进已经很难为半导体提供足够的新经济价值，譬如DRAM从1z推进到1a制程节点只能略为改善存儲器的密度，但是每个位元的成本已经降不下来；又如逻辑制程在过去可以在芯片设计时寻求效能和功率之间的均衡，做出速度够快又不会发烫的芯片。但在制程微缩变缓放慢后，芯片上没有足够的参数余裕来兼顾二者，只能一味的追求极致的速度，而将提供电力和散热问题留在先进封测与系统上去解决。共同最佳化的直白话就是将系统中每一成分单元和每一环节的余裕都一起释放出来，这就提供新垂直整合的坚实基础。 至少我们在制造和设计的半导体次生态区看到开始垂直整合的返祖现象，其他的次生态区譬如制造设备或者材料供应商怎么重新定位自己、制定策略呢？