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Cadence替系统设计实现再添利器

  • 吴冠仪

随著工业4.0时代的来临,物联网、自驾车、扩增实境、云端运算等应用在带来庞大商机的同时,也进一步推升了系统设计的复杂度与挑战。对此,近来持续推动系统设计实现(System Design Enablement)策略的Cadence益华计算机,积极建构了涵盖从IP、芯片、封装、到电路板与系统的完整平台,并强化设计模拟、分析与验证工具组合,致力于提供能满足新一代系统设计需求的解决方案。

针对复杂度与重要性日益提升的客制与类比IC,该公司日前发表了新的Virtuoso设计平台与Legato类比IC可靠性解决方案,可协助系统工程师有效设计并验证包括类比、混合讯号、RF和光电产品在内的异构系统,并解决汽车、医疗、工业、航天及国防产品的生命周期可靠性挑战。

全新Virtuoso设计平台支持5nm制程节点与创新布局设计

为了因应类比与系统设计的持续创新,新的Virtuoso平台在增强的系统设计平台、支持5nm先进节点、以及提供先进设计方法论等三方面进行了重大更新。

首先,Virtuoso平台可让系统工程师无缝编辑并分析复杂度高的异构系统,并使封装、光电、类比IC和RF IC工程师在单一平台上作业。它亦提供与Cadence SIP Layout及Sigrity分析技术组合的无缝互用,构成全面性的晶圆至电路板设计工具。

此外,透过采用创新方式,新平台可加速从22nm至5nm制程的设计。在电路设计与分析中,特别针对FinFET设计的先进统计算法能够及早发现电路差异,利用先进统计算法将设计变异分析时间缩短约20%。在布局设计中,独特的多网格系统能够统整最新7nm及5nm流程的复杂设计规则,同时帮助工程师增加对于布局与规划技术的利用,进而大幅提升布局设计产能。

能实现此优异成果的背后,是透过采用最新的机器学习算法,系统可根据使用者先前的选择,提供布局或绕线拓朴的建议清单,再藉由使用者的选择来持续学习。同时,Cadence也在Virtuoso EAD(电性感知设计)布局套件中,导入机器学习来预估设计中(in-design)电感,使设计工具变得更有智能。

在设计分析方面,藉由强化集成Cadence Spectre电路模拟器,提高模拟生产量并利用先进分析减少设计重复,Virtuoso类比设计环境(ADE)的模拟生产量提升高达3倍。Virtuoso ADE Verifier也加入独特功能,集中跨领域电性规格,将符合标准(例如ISO 26262)的难度降低约30%。

有监于当今芯片的复杂度日益增加,最大的挑战之一就是设计团队的布局任务分工。增强版的Virtuoso平台拥有创新的同步实时团队设计编辑能力,可供团队分配布局任务及性能条件假设探究,对于设计规则检查(DRC)修正、芯片完成和人工布线方面特别有帮助。

业界首创的类比IC可靠性设计解决方案

据统计,在汽车中,有80~95%的故障是由于芯片中的类比电路造成的。随著连网汽车、智能医疗装置的兴起,确保类比芯片的可靠性,已成为刻不容缓的议题。相较于数码芯片可透过内建自测试、锁步(lockstep)安全处理器等技巧来确保其可靠性,但类比芯片却不是如此,Cadence日前发表的Legato类比IC可靠性方案,目的就是要解决这个问题。

一般来说,芯片的生命周期可分为三个阶段:早期失效(infant mortality)、可使用期、以及老化期。三个阶段的芯片故障表现也都不同,例如,在经过高故障率的早期失效后,可使用期的故障率便会大幅降低,一直到生命周期末期,由于晶体管老化效应最终导致耗损失效。

因此,为了因应三个不同阶段的可靠性需求,Legato的目标是:1.确保没有测试遗漏,而导致芯片在现场的早期失效;2.针对可使用期:透过避免热应力等方式,把故障率尽可能降低为零;3.尽量延长芯片的耗损期,对汽车,至少要长达15年。

类比缺陷分析主要有两个重点。一个是提升测试的效率,透过让设计更易于测试以及减少所需的测试次数,来达成缺陷覆盖目标。另一个是,对类比测试进行模拟,来估算缺陷零件的测试覆盖,以确保测试计画能发现某特定缺陷。

所以,整个类比缺陷分析的流程分为缺陷确认、缺陷模拟、以及覆盖率分析三个步骤。利用Virtuoso Spectre加速平行模拟器,能加速此流程达100倍之多。

另一个挑战是防止热应力。汽车芯片通常处于高达155°C的高温环境,使散热更为困难。透过温度上升的动态模拟、以及温度保护电路的模拟,设计人员可避免产品在可使用期的热故障。

最后,老化分析则是聚焦于晶体管长期使用的耗损。Cadence是老化分析的领导者,提供RelXpert及AgeMOS等技术以针对因电性压力造成的装置性能降低进行分析。Legato解决方案中,Cadence进一步加强老化分析,将造成装置加速磨损的温度及制程变异等效应纳入考量。

Cadence也针对使用FinFET晶体管的先进节点提供新的老化模型,预测装置性能降低情形。这套整体老化分析方法可协助设计人员无需过度设计(over-design)也能满足生命周期目标。