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NVIDIA

Cadence助力实现5/7纳米最佳PPA目标

  • 吴冠仪/台北

随著制程节点进入5/7纳米世代,当设计复杂度日益攀升、更多物理效应对准确性的影响需纳入考虑、以及过度设计(over-design)也不再可行时,如何透过技术创新,协助业者在符合生产力要求的同时,仍能达到最佳的PPA(效能、功率、面积)设计目标,已是EDA业者的重要议题。

对此,Cadence推出新的全数码流程,藉由把原有的Genus(RTL合成)、Innovus(实体建置)、以及Tempus(时序签核)和Voltus(电源签核)等工具集成在一起,并结合机器学习功能,实现了此一目标。目前在全球前20大半导体业者中,已有17家正部署此流程,而且7纳米设计定案(tapeout)已超过150多个。

Cadence数码与签核部门研发副总裁罗宇锋表示,协同优化与集成设计流程的概念对EDA工具来说早已不陌生。然而,Cadence的独特之处在于,此流程在程序码与资料库层级是真正的集成,在共享的基础架构下,打造了一个可支持大量平行运算的完整流程。

iSpatial技术串连合成与建置引擎

首先,在Genus与 Innovus的集成方面,Cadence开发了新的iSpatial技术,把Innovus中功能强大的两个引擎GigaPlace(布线)和GigaOpt(最佳化)带到Genus合成设计中。

罗宇锋解释说,「通常前端的合成设计要求要快、而后端的P&R设计要求要好,如何达到又快又好,两全其美的目标,是我们融合这两套工具主要思维,」

透过iSpatial技术的统一实体最佳化引擎,设计人员可在合成阶段先进行部分的布局设计,由于能在前端先精确看到后端的设计结果,因此能更快地制定更佳的RTL决策。同时,此流程还提供了强大的重建(restructuring)功能,Genus中先完成的布局可交由Innovus进行增量式(incremental)布局,无需全部重新建立,大幅加速了两个融合引擎的设计周期。

他强调,「根据客户实际使用的结果,可以提升10%的PPA,并缩短三倍的执行时间,效益非常显著,」

利用机器学习实现设计最佳化

另一方面,Cadence还在Innovus中导入机器学习功能,让客户能够根据不同的设计专案训练模型,透过预测性的提升,达到更佳的PPA设计结果。

运用机器学习提升设计质量,是EDA工具的新趋势。罗宇锋表示,此学习与推论模型均是由Cadence开发,客户能够轻松地输入其设计资料,无须改变既有流程,便能累积经验,实现设计最佳化。

此外,在签核方面,Cadence亦率先业界,把电源完整性(Power Integrity)和时序签核(Timing singoff)集成在一起,把IR压降对时序的影响也一并同时考量,实现了真正的签核设计。

罗宇锋表示,从7纳米制程开始,看到了许多案例,由于IR压降敏感度提高,芯片即使已经通过时序和IR压降的签核验证,仍会失效。因此,必须在签核时,同步考虑这两个因素的相互干扰,才能避免此情况的发生。

为此,Cadence开发了Tempus PI(电源完整性)技术,透过共同的资料库与模型相互分享,把Tempus和Voltus无缝集成。此技术的另一个亮点是,由于电压敏感路径与时序关键路径不一定相同,因此,利用了机器学习技术计算敏感度,来找出电压敏感路径,以修正时序和IR压降违反。藉由此真正的时序签核技术,能够提升设计准确度,降低IR压降设计余量,并实现更快的时序收敛。

罗宇锋总结说,为5/7纳米数码芯片实现最佳PPA设计,可以说已是对科技的极致要求,功能强大的设计引擎与真正无缝的集成流程,是其中的重要关键,才能协助业者达到所需的效率、预测性、以及收敛性。

面对未来的3纳米设计,他认为,变异性与敏感性的持续提升,必定会为设计工具带来更大的挑战,新的工具思维与流程创新是不可或缺的,而这正是Cadence的强项,将持续朝集成开发方向进展,以满足业界的先进设计需求。