Cadence以Innovus设计实现系统全新出击数码设计市场

近来动作积极的Cadence(益华电脑)为了强化其在布局与绕线(P&R)的市场地位，发表了新一代的Innovus设计实现系统，强调与现有的Encounter平台相比，能为先进的16/14/10纳米FinFET和成熟制程提升10%到20%的功耗、效能与面积(PPA)优势，同时整个流程的周转时间(TAT)可缩短5倍到10倍之多。

从2013年中开始，Cadence持续推出多款新的数码设计工具，从Tempus时序分析、Voltus电源完整性分析、Quantus寄生参数撷取方案，一直到最近发布的Innovus实体实现工具。

Cadence数码与签核事业群产品工程总监JJ Wang表示，随着制程迈进16/14/10纳米先进节点，需要新的设计工具才能解决新的设计挑战。

「公司预见了新的市场需求，已于3年前延揽前Magma副总裁Anirudh Devgan担任数码与签核事业群总经理，并增聘了超过100名研发人员，大规模投入开发新的数码设计、实现与签核工具。近来频频推出的新产品，都是Devgan带领下的研发成果，充分展现出Cadence欲积极抢进数码设计市场的强烈企图。」

Innovus的重要特性

Innovus是大规模平行设计实现解决方案，其中包含全新开发的GigaPlace布局引擎、GigaOpt最佳化引擎、先进的CCOpt与NanoRoute等重要技术。其中的布局与最佳化引擎主要是以Cadence几年前收购Azuro公司取得的技术为基础。

此全新的GigaPlace布局引擎包括slack driven和具备拓扑？脚位存取？颜色感知功能，能够实现最佳的管路布局、配线长度、利用率与PPA，并且为后续优化流程提供最佳化起点。此外，先进的时序与功耗导向最佳化，能确保最佳效能的同时减少动态功耗和漏电。

同时，Innovus还能与先前发布的Tempus、Voltus和Quantus QRC分析工具紧密结合。这些方案共同实现了快速、精准的签核收敛。客户也能够从卓越的具体化和报告功能受益，并拥有更佳的除错、因果分析和数据导向设计流程管理。

Innovus才刚上市就已经获得多家领先业者的采用与肯定，包括ARM、展讯、Freescale、Juniper Networks、MaxLinear以及Renesas等。

JJ Wang表示，在客户包括1.5M Cell/16纳米、5.5M Cell16纳米、以及3.1M Cell/28纳米、9.3M Cell/28纳米的各种实际设计案例中，周转时间可缩短从5.2到近10倍。平均来看，根据目前实际采用的结果，Innovus每天可执行100至140万个实例(Instance)，大幅缩短了客户的设计时间。

目前，Cadence的客户一共已完成超过125个20/16/14纳米的设计投片(tape-outs)，其中包括超过15个以ARMv8 64位元为基础的设计，以及超过40个采用ARM Cortex A15、A9、A7、M*核心的设计。至于10纳米设计，目前已有测试芯片在进行中。

他强调，「我们的Innovus数码设计工具已经获得市场验证，并将持续强化与台积电、ARM的合作关系，为客户提供先进的创新方案。」

发挥综效 进一步扩展混合信号市场

根据IBS的研究报告，现在有超过85%的SoC都是包含数码和类比模块的混合信号设计。在业界朝16/14/10纳米等先进制程移转的同时，随着IoT、汽车电子、智能传感器等应用的兴起，这些仅需采用成熟制程的设计，也将带来庞大的商机。

JJ Wang表示，「近来我们已在先进节点市场取得显着进展，期望能进一步发挥既有的类比设计优势，扩大在混合信号市场的占有率，以锁定IoT带来的更多成熟制程商机。」

他指出，对客户来说，混合信号与数码设计虽然都同样地需要考量PPA(功率、效能、面积)以及TAT(周转时间)要求，但却有各自不同的设计考量。

混合信号需考量时序、信号完整性、ECO、以及统一的数据库，而数码设计要求整合大量的功能模块、以及因应越来越多的设计规则。因此，业界需要一个能够克服这些挑战的单一环境。

为了满足此一需求，Innovus和Cadence的类比设计工具Virtuoso都是以业界标准的OpenAccess数据库为基础，因此可更紧密地将数码和类比设计结合在一起。

举例来说，在Innovus中可执行完全自动化的混合信号时序分析，大幅减少类比和数码设计团队的设计反覆次数。「这种全芯片的时序分析功能，是其他竞争方案无法做到的。」

同时，为了提升Innovus的易用性，Cadence将持续改善其使用者界面(UI)，提供与前端工具类似的共同UI，进一步提升设计人员生产力。