Altera Quartus II支持28-nm编译时间缩短4倍

Altera公司日前发布业界成熟可靠的最新版Quartus II开发软件，这是一套对于FPGA设计，性能和效能在业界首屈一指的软件。

Quartus II软件12.0版进一步提高使用者的效能和性能优势，例如对于高性能28-nm设计，编译时间缩短了4倍。其他更新包括扩展28-nm元件支持，包含Altera最初所支持的SoC FPGA，增强Qsys系统整合和DSP Builder工具，以及经过改进的矽智财(IP)核心等。

Quartus II软件12.0版保持业界最快的编译时间，让用户能够将设计团队资源集中在设计创新上，同时提高设计人员的效能。采用这一个版本软件，与公司以前版本软件相比，Stratix V FPGA使用者在编译时间上平均可缩短35%，而Cyclone V和Arria V FPGA使用者编译时间平均缩短了25%。

Quartus II软件12.0版扩展了对28-nm FPGA的支持，包括具有硬式双核心ARM Cortex-A9处理器的Altera SoC FPGA。用户可以选择并开始设计多种低成本、中端和高端28-nm FPGA，新支持的功能包含：
• 支持Stratix V GX与Stratix V GS量产元件的编程：5SGXA7、5SGXA4、5SGXA3、5SGXA5、5SGSD5与5SGSD4；
• 支持Stratix V GT FPGA的编程：5SGTC5；
• 支持最大容量的Arria V GT FPGA元件：具有最终接脚输出的5AGTD7；
• 支持Cyclone V FPGA元件：5CEA7、5CGTD7、5CEA9、5CGXC9与5CGTD9；
• 支持Cyclone V SX SoC FPGA的编译：5CSXFC6D6。

对于这一个版本软件，Altera还在其Qsys系统整合工具中增加了对ARM AMBA AXI-3界面的支持，让使用者能够根据不同的标准界面，灵活的连接IP核心和IP子系统。Qsys是FPGA业界首款采用网络单芯片(NoC)技术的系统整合工具，为使用者提供了高性能互联。这一个工具使用分层方法整合了IP功能和IP子系统，进而简化系统开发。最新版具有多种使用方便的特性，可进一步提高系统设计人员的自动化工作程度，简述特性如下：

• DSP Builder 12.0版新的数码信号处理(DSP)支持，透过系统主控台，与MATLAB的DDR存储器进行通讯，并具有新的浮点功能，提高了设计效能，以及DSP效率。

• 经过改进的视讯和影像处理(VIP)套装以及视讯界面IP，透过具有边缘自我调整演算法的Scaler II MegaCore功能，以及新的Avalon串流(Avalon-ST)视讯监视和追踪系统IP核心，简化了视讯处理应用的开发。

• 增强收发器设计和验证，更新了Arria V FPGA的收发器工具套件的支持，进一步提高Stratix V FPGA收发器数据速率(14.1 Gbps)。