矽光子的发展与挑战（四）：产业挑战

矽基光子整合线路概念肇始于1985年，在1991、1992年时于SOI（Silicon-On-Insulator）晶圆上，展示低光子损失的波导。90年代初期的先进制程大致落在0.6~0.8微米之间，这还是6寸厂的年代。这个临界尺度比现在大部分的光子元件都大，那时若有比较成熟的光子元件与PIC（光子整合线路），和电子元件与EIC（电子整合线路）的整合是有说服力的，因为做出的光子元件尺寸与电子元件尺寸不会相差过大。 
 
但是现在矽光子才开始要启动量产阶段。现在矽光子所要开启的时代叫大尺度整合（LSI；Large-Scale Integration），其定义是一个芯片上的光子元件数目在500~10,000个之间。下一个阶段的超大规模尺度整合（VLSI；Very Large-Scale Integration），亦即光子元件数目大于10,000个的整合芯片。熟悉电子集成电路的读者看到这个数目想必会哑然失笑，现在较先进的半导体产品其门数（gate count）动辄上千亿乃至于万亿以上， LSI上光子元件数目真的见小了。 
 
芯片上光子元件的数目如此受限，其症结在于光子元件的尺度取决于矽的透明波长及折射率，结果就在毫米尺度范围。以任何PIC一定会用得着的波导来看，最小的波导寛220~500纳米、高220~300纳米之间，长度则从微米到毫米。其它的光子元件，如MHI、传感器的面积从几百微米平方至几毫米平方不等，其他的调制器也都在这个数量级。 
 
除了光子元件本身所占的空间之外，光子元件之间为避免互相干扰必须留有的间距，其实比光子元件本身更大。所以光子元件未来面临的第一个挑战就是利用PIC设计、材料与结构创新以缩小光子元件的尺寸。 
 
一个芯片上容许的光子元件太少很难执行复杂的功能，幸好目前的LSI大致可以满足当下迫切需要的短、中距通讯应用需求。 
 
第二个问题仍然是尺度的问题。PIC与EIC二者尺寸之间相差几个阶秩，这就造成单芯片整合（monolithic integration）中PIC与EIC难以匹配的问题。 
 
举例来说，格罗方德（GlobalFoundries；GF）矽光子代工平台使用12寸45纳米SOI晶圆。对于EIC来讲，45纳米也许是适合的制程平台，但是SOI晶圆的价格比常规的12寸晶圆价格是倍数的昂贵；对于PIC而言，用12寸45纳米制程是大材小用，单只是PIC的话，8寸的制程足矣。何况对于目前的目标应用AI服务器上的短、中距离通讯，高速、宽频、低功耗的需求是显而易见的，满足这些需求可能需要至少22纳米才能制造的FinFET。EIC与PIC的兼容性益发紧张。 
 
幸好先进封装也同时在此时兴盛，这使得矽光子元件的整合变得有弹性，选项包括2.5D封装、3D封装、异质整合（heterogeneous integration）等。 
 
以目前即将进入量产的大型平行光学元件（LPO；Large Parallel Optics）以及联合封装光学元件（CPO；Co-Packaged Optics）为例，二者都是以2.5D先进封装的方式来整合EIC及PIC，以达到低延迟（latency）、低功耗以及其他的优点。 
 
另一个问题是生态发展。矽光子元件整个产业链生态面临的问题之一，是来自于光子元件的多样化。 
 
电子的EIC主要构成分子就是晶体管。虽然晶体管实际上还是有不同的种类、具有不同的特性，譬如逻辑线路的晶体管比较注重快速开关（switch）以提高运算效能；而DRAM线路的晶体管比较留意漏电流（leakage current），以延长信息保留时间（retention time）。但是即使晶体管的特性是有些不同，晶体管做为积体线路架构的基本单元是毋庸置疑的。 
 
但是PIC的状况完全不同，尤其是负责编码光子信息的调制器，种类繁多。又由于现在一个芯片上光子元件数目还在可控范围之内，PIC设计工程师比较有机会去选择元件并调整其参数藉以优化整体PIC的效能，也就是设计工程师看起来更像元件工程师（device engineer）。这使得芯片上调制器看起来五花八门，也在未来代工平台的制程标准化平添一些小障碍。 
 
另外的问题还有做为PIC代工产业的辅助生态架构问题，包括EDA、IP、PDK（Process Design Kit）、整合元件测试等问题。这些问题在矽光子代工过去做的比较久的GF着墨比较多，对于即将进入量产的其他公司应该也不会造成太大的障碍，毕竟这些都是在以前EIC代工业务发展过程都经历过的。 

AI兴起之后，预计芯片与芯片之间、服务器与服务器之间的短、中距通讯会变成主要的通讯型态，甚至超过数据中心与终端用户之间的通讯量。由此强大需求来驱动矽光子技术的发展以及生产体制的成熟、完善是产业界的优先之事。