存儲器3D的航程：技术的变革
在2013年后，平面（planar）NAND进入15~16納米的制程，开始遇到棘手的问题：2个临近的存儲器单元的浮动闸极（floating gate）之间的电容耦合（capacitive coupling）开始影响存儲器单元的临界电压（threshold voltage），使得存儲器单元的状态判读发生问题。特别是那时NAND已开始进入三阶储存单元（TLC；Triple-Level Cell）的时代，对于临界电压的读取要求极为敏感，电容耦合的存在使得临界电压很容易受邻近存儲器单元储存电荷变化的影响，平面NAND的制程很难再持续微缩。
这时候3D NAND就排上时程。3D NAND是单片式3D堆叠（monolithic 3D stacking）技术的一种，是在单片晶圆内，除了微缩之外，唯一能持续增加晶體管密度的方法。
3D NAND的堆叠是将多层存儲器在同一组制程中同时制造完成，而不是像相变存儲器（Phase Change Random Access Memory；PCRAM）那样，每一层单独完成之后，再做下一层。
以三星电子（Samsung Electronics）最早期的V-NAND为例，存儲器的层数有24层，但是存儲器单元的制程只使用4至5层光罩，这是降低每个存儲器单元成本的关键。
基本做法是在硅片上先沉积交替的二氧化矽—矽—二氧化矽多层，然后从顶层蚀刻垂直通道（vertical channel）至底层的硅片。接著从通道中进行横向蚀刻，形成各层存儲器所需的结构。
由于多层数得以令存儲器单元数大幅增长，三星还让当时2D NAND已紧缩至15~16納米的制程放松至30~40納米，以提升良率。虽然之后制程又开始微缩，但始终保持较为宽松的状况。
这样的制程大转换也将原来制程中对于微影（lithography）能力的挑战转移至蚀刻（etching），因为有高深寛比（High Aspect Ratio；HAR）的垂直通道要蚀刻，也有在通道中横向蚀刻晶體管、浮动闸极等结构的挑战。这个关键技术转变的因素对后续的地缘政治论述很重要。
如果单片式3D堆叠在持续增加半导体晶圆的价值的程度上如此有效，为什么其他的产品没有步其后尘呢？要使用类似3D NAND的制程技术有些线路结构上的先决条件：线路中必须有大量重复的单元，所以在上下堆叠后，它们能用相同的制程垂直一并处理。这首先就把绝大部分的逻辑制程排除在外，而存儲器如地砖般的整齐排列，自然就是首选了。
接下来的问题自然是为什么DRAM没有采用类似的制程？主要原因是DRAM中电容的制造问题。
DRAM的制程在微缩时，其上的电容面积也会因基底面积的微缩而自然减少，降到不足以负荷其用电子储存信息的功能。工程上的解决方法是将在晶體管上的电容做得更高，所以它的总面积及其电容值（capacitance）可以停留在一定值以上，维持其上电荷存留至必须的时长。现在DRAM的侧面剖面图中电容的部分，看起来就像一列一列高耸的烟囱，这就是底层面积持续微缩不得已的工程手段选择。
电容做高并不太难，难的是要把它做成电容结构。电容需要2个电极，中间以高介电常数（high-k）的绝缘体隔开。要做成这样的结构，首先必须蚀刻出一个高深宽比的圆洞，然后用原子层沉积（Atomic Layer Deposition；ALD）自外而内地镀上金属、介电质、金属层。另外，电容最怕漏电，这是每一次制程推进恒常的挑战。由于这些困难，DRAM的3D制程转移被延迟，直到不得不为才开始。
在转换成完整3D制程之前，晶體管也得先被竖起来，这就是三星将于2028年量产的4F2垂直通道晶體管（Vertical Channel Transistor；VCT），用的是D0a-V制程，大致略小于10納米。VCT之所以能将存儲器单元的面积自传统的6F2缩小至4F2，就是将通道竖起来，这是3D DRAM必备的组合制程，三星先做VCT当暖身。
至于3D DRAM电容部分，有几个技术方案，最可能首先采用的可能是将高耸的电容横向放置。横向放置可能造成横向蚀刻的问题，但是由于整个3D DRAM制程可能也会先放松至30~40 納米，工程上的难度会较低些。
三星原来官宣的量在这时程是2030年，供应链厂商有的预估到2032年。无论如何，这是可见的未来，这将引发一系列产业内外的竞争，乃至于地缘政治考量的变化。
