DRAM在1970年问世，取代以前的磁芯（magnetic core）存儲器，成为计算机冯诺伊曼架构中的一个重要模塊。在1984~1985年之间，因为个人电脑及工作站的兴起，DRAM变成半导体市场中市占最大的单一产品。 因为DRAM制程的进展直接决定存儲器容量，以及DRAM有较大的市占，有能力累积足够的资金以投入下時代的制程研发，DRAM自问世以后就成为摩尔定律主要技术推手（technology driver）。肇因如此，自1980年代后陆续投入半导体产业的日本，以及其后的韓國、臺湾，许多公司都选择投入DRAM此一次产业，因为这代表投入半导体产业中最先进的制程。 但是DRAM的制程领先地位在2000年初不久之后首先被NAND超越，之后逻辑制程又超越NAND，成为半导体制程技术的驱动者。 DRAM开始偏离摩尔定律并不是之前促使DRAM成为技术驱动者的因素消失了。事实上，到2024年为止，存儲器仍稳占半导体市场的4分之1左右，而是DRAM的基本结构在20納米以下遇到尖锐的挑战。 DRAM的存儲器单元（unit cell）结构为1T1C，亦即一个读取晶體管（access transistor）和一个电容。选电容当成信息储存单元天经地义－电容是电路三元件电阻、电感、电容中的一员。 电容上电荷的有、无代表信息的「1」和「0」，需要读、写电容上的信息时，就开启读写晶體管。基础物理教育告诉我们电容上的电荷，即使维持电容两边平行电板（parallel plate）的电压差不变，电荷也会随著时间逐渐流失。电荷流失的速度与两片平行电板之间的距离成反比，与平行电板的面积以及在平行电板之间物质的介电常数（dielectric constant）成正比。因为电容上的电荷会随时间流失，所以电容上的信息必须经常更新（refresh），目前DRAM中的信息刷新时间为64ms。 为了要控制个别的记忆单元，每一个单元的晶體管的闸极（gate）连有字线（word line），施加电压后可以让晶體管处于开启状态，可以用来执行读、写或更新的操作；位元线（bit line）则连接晶體管的汲极（drain），将自电容通过已开启晶體管的电荷送到傳感放大器（sense amplifier）侦测0或1的信號。如棋盘线交错的字线和位元线可以准确定位一存儲器单元，让周边线路挑选以读写其中信息。以上就是DRAM运作的大概架构。 DRAM制程持续推进的挑战，也正源自于这1T1C的架构。制程微缩的方向，与DRAM使用的晶體管以及电容所需的物理特性是朝反方向走！ 首先遇到的是电容值的问题，2000年左右的电容值必须保持在40fF（femto Farad）左右，那时的电容已开始利用芯片上的垂直方向此一维度，电容要嘛挖成深沟（trench）状，放在晶體管旁的下方；要嘛堆垒成圆柱状（cylinder or pillar），置于晶體管上方，也就是利用垂直于芯片的方向面积的延伸来增加电容的面积。 但是制程的微缩会让圆柱的底部缩小，电容的面积因而减少，电容值也会随之降低，所以必须增加电容的高度，以增加电容的面积，借以维持电容值在一定的数值以上。以10納米级别制程为例，电容值必须维持在10~20fF以上。 但是减少圆柱底部面积、增加圆柱高度，就是增加圆柱的宽高比（aspect ratio），这会造成蚀刻制程的难度，圆柱底部较尖锐的形状也会造成新的电性问题，所以宽高比就停留在1：50，难以再推进。 至于晶體管，存儲器的与逻辑线路的注重不同的特性。逻辑晶體管注重效能（performance），也注重漏电流（leakage current）及其它特性；DRAM晶體管首重漏电流，因为这对电容保存信息的能力是致命。 晶體管存在漏电流的原因之一是栅极感应汲极泄漏（Gate Induced Drain Leakage；GIDL），指的是在栅极的位势（potential）高于汲极的位势时，即使晶體管处于关的状态，电流仍然会从汲极泄漏流向衬底（substrate）。 这个问题是历年来DRAM制程推进都要面对的问题，而且愈来愈严苛。 DRAM近年应对这个问题的措施包含在晶體管结构的变更，包括凹槽式通道阵列晶體管（Recess Channel Array Transistor；RCAT）、鞍鳍晶體管（saddle-fin transistor）、具有闸极工作功能控制（gate work function control）的埋栅（buried gate）晶體管等结构。 但是制程微缩也是朝不利于漏电流控制的方向移动。由于晶體管通道变短，于其上的闸极对于通道上的电流操控能力变弱，这就是短通道效应（short channel effect）。漏电流的降低也高度挑战制程研发。

如果一个产业的2种竞争策略在不同时间都有可能成为产业的主要型态，当产业的条件有所变迁后，竞争策略的廻摆也是理所当然。2012年臺积电在28納米平臺制造Xilink Vertex-7 2000T FPGA（Field-Programmable Gate Array），这是在晶圆代工厂量产先进封装的滥殇。注意，原先已经分割的晶圆制造和封测的2个价值链节点，又重新被整合在同一制造体系之下。FPGA是半导体产业快速测试IC线路的重要工具。在FPGA上一个芯片拥有数量庞大的晶體管，常常是同一逻辑制程中晶體管数目最高的芯片，因此FPGA晶粒的尺吋通常比较大，芯片的良率有相当的挑战性。利用先进封装CoWoS来制造FPGA的理由是先制造FPGA小芯片（chiplet）以提高良率，并且利用CoWoS的特性获得较高帶寬、较低功耗、提升总晶體管数目等优势。 抽象一点来讲，芯片制造在物性和电性接近自然极限时，创造新经济价值的手段必须从以前单靠制程微缩延伸到封测、甚至到系统设计方面，这价值点创造的移动也诱发竞争模式的变迁。 如果晶圆制造代工将委外封测整合入其生态系或公司只是单一公司的个别行为，2016年半导体产业将原先国际半导体技术路线图（ITRS；International Technology Roadmap for Semiconductor）变更为异质整合路线路（HIR；Heterogeneous Integration Roadmap）则是国际半导体产业的集体意志。 ITRS专注的是传统晶體管的缩放（traditional transistor scaling），也就是芯片制程节点的进展；HIR则转向推动异质整合、先进封装与系统创新（system innovation）。这是个产业认知中里程碑式的变更：半导体创造价值的方向增加了！除了极少数几家厂商还能在先进制程持续推进外，业界协力的价值创造方向已经转向到单一芯片制造之外的领域，特别是多芯片、异质芯片的系统整合。 这个趋势不只发生在晶体制造的前、后端。2024年初新思科技（Synopsys）合并Ansys（主要产品为工程模拟与分析），主要原因就是在目前半导体产业演化的趋势下，自动化设计IC线路不能只考虑芯片本身的功能和效益。芯片置入先进封装、系统组装的诸种物理、化学、电磁等特性，在设计伊始时就必须纳入考量。 目前的芯片系统散热考量当然是显学。除此外，像芯片制作过程中的应力（strain）、电磁波的发射以及对处于同一堆叠其它芯片的影响、矽光子中光子的传递、消散以及光信号与电信号的转换、以及在封装后整个系统预计的表现等，都是在芯片设计时应该一路考虑到底的。也就是说，虽然仍做EDA的设计辅助本业，但是考虑的视野垂直整合完整的半导体的价值链，这就是新思科技从矽晶到系统（Silicon to Systems）策略。 半导体产业趋势又转向垂直整合。只是与最先的统包式垂直整合有很大的差异。像在晶圆代工与OSAT的垂直整合—虚拟的或实际的—只专注在制造的领域，而新思科技只专注在设计自动化领域的垂直整合。 许多在EDA还未问世时即已出现的概念如为可测试而设计（DFT；Design For Testability）、为制造而设计（DFM；Design For Manufacturing）、为可靠性而设计（DFR；Design For Reliability）、为系统而设计（DFS；Design For Systems）等现在都重新浮上台面，成为企业的口号以及产品实施的重点。 这个趋势也与现在流行的工程词汇「共同最佳化」（co-optimization）有极强的关连性。制程的缓步推进已经很难为半导体提供足够的新经济价值，譬如DRAM从1z推进到1a制程节点只能略为改善存儲器的密度，但是每个位元的成本已经降不下来；又如逻辑制程在过去可以在芯片设计时寻求效能和功率之间的均衡，做出速度够快又不会发烫的芯片。但在制程微缩变缓放慢后，芯片上没有足够的参数余裕来兼顾二者，只能一味的追求极致的速度，而将提供电力和散热问题留在先进封测与系统上去解决。共同最佳化的直白话就是将系统中每一成分单元和每一环节的余裕都一起释放出来，这就提供新垂直整合的坚实基础。 至少我们在制造和设计的半导体次生态区看到开始垂直整合的返祖现象，其他的次生态区譬如制造设备或者材料供应商怎么重新定位自己、制定策略呢？

在半导体产业发展迄今的70几个年头，有一甲子的时间整个产业的动向是解构产业价值链，变成单独的价值链节点（value chain node）。 在1950~70年代，最早期的半导体公司如仙童半导体（Fairchild Semiconductor；1957）、美国无线电公司（RCA Semiconductor；1960s）、通用仪器（General Instrument；1960s）、德州仪器（Texas Instrument；1951）、摩托罗拉半导体（Motorola Semiconductor；1949）等，这些公司在今日半导体产业的分类都是清一色的整合设备制造商（IDM；Integrated Device Manufacturer）。 现在的IDM多指从芯片设计、芯片制造、芯片封测一路走到底的垂直整合公司，但是彼时的IDM更名符其实—它们连半导体制造及封测设备都可以一并自己制造，在50年代，这是主流。60年代，才逐渐转向使用专业设备制造商的产品；70年代后，使用协力厂商制作的半导体制造设备才成为业界的主流业态。现在重要的半导体设备厂商如东京威力科创（Tokyo Electron；1963）、应用材料（Applied Materials；1967）等就是在60年代才成立的。 更有甚者，这些半导体芯片制造厂商本身就是电子系统厂商的一部分或者子公司，其本身成立的部分目的就是进入新科技领域以及垂直整合零、元件部分进入系统。以后进入半导体制造业的日韩厂商更是如此，其母公司几乎清一色都是电子系统的制造商。 至于IC线路设计，当然在公司内部完成，而且因为当时的IC线路相对简单，人工设计是常见做法（common practice）。 只有在化学用品上，半导体公司才委外向一般的化学材料公司订制，譬如信越化学（Shin-Etsu Silicon；1953）和胜高（Sumco；1953）等。 所以在半导体产业发展的初期，现今所看到半导体产业价值链各节点譬如IC设计、制造设备、晶圆制造、封装测试等，在早期的半导体产业的竞争样态中主要以垂直整合的方式在价值链中获取尽最多的价值节点以扩大竞争优势，而反映出的公司型态就是IDM。 日月光（ASE Technology Holding；1984）和矽品（SPIL；Siliconware Precision Industries；1984）出现后开始将封装测试从垂直整合的半导体价值链分割出来；虽然艾克尔（Amkor Technology；1969）很早就成立以委外组装和测试（OSAT；Outsourced Semiconductor Assembly & Test）为主要业务的公司，但是到了日月光和矽品等出现之后，OSAT才为半导体产业的主流。 臺积电（TSMC；1987）的出现让制造价值链节点的分割更进一步。代工不是创新，专业代工（pure-play foundry）才是。 其实之前的IDM厂很多也都兼营代工，用以提高制造设备的稼动率（utilization rate），增加收入。如果不是这样，也很难理解为什么在80年代初、中期的IC设计、无晶圆厂（fabless）公司如高通（Qualcomm；1985）等如何开展他们的产品制造了。 专业代工模式初期的优势比较，展现于客户信赖与生态系的打造。一直到2000年后，DRAM先因为电容微缩的困难，拱手让出半导体产业技术驱动者（technology driver）的位置、Flash短暂的替手后，逻辑制程成最终的半导产业技术驱动者。这时候专业代工模式的技术研发规模经济开始发挥显著效益，与IDM的商业模式竞争，在多个半导体次领域中取得优势。 在半导体产业发展的一甲子中，产业发展的方向朝向解构产业高度整合的价值链，变成单独存在的价值链节点，如电子设计自动化（EDA；Electronics Design Automation）、制造设备、材料、晶圆制造代工、委外组装及测试等，并且在各价值链节点上，利用专注所造成的规模经济取得竞争优势。 特别是在逻辑线路的领域中，这个专注於单一价值节点的策略逐渐取得优势。但是这个模式并不是在所有半导体次领域中都灵光。譬如在功率元件令域中，IDM厂商还是主流，并且大多主要厂商都是从线路设计一路做到模塊（module）；存儲器产品到目前也还是以IDM为主要经营型态，原因另外为文论述。 裂解垂直整合的价值链成为各自独立的价值链节点还能取得更高效率的运作和利润，自有它的深层技术原因：此时的半导体发展在核心的环节如设计、制造、封测等都还留有相当的物性和电性的余裕，各相邻的价值节点之间可以靠共同约定的标准界面来协作，毋需太多额外的沟通，因此独立、专注的价值节点经营可行，并且可以建立规模经济，特别是在技术研发方面。这一点对于以后产业型态的发展持续占有重要的影响力。

2D材料代表物质石墨烯（graphene）在2004年被发现，迄今已逾20余年。2D材料能被迅速被推上半导体界元件研发台面，学术界功不可没，未来还会是如此。 2D材料为何会被应用于半导体先进元件的制程之中？原因还是要克服先进制程的短通道效应（Short Channel Effect；SCE）的负面效果。 在通道尺度的微缩过程中，通道厚度也必须跟著持续微缩，就是减薄。但是变薄的通道会造成新的问题。首先，它会使SCE益发严重。另外，量子效应出来了。 具体的SCE相关负面效应包括漏电流（leakage current）增加、阈值电压变化（threshold voltage variability）、汲极感应势垒降低（Drain-Induced Barrier Lowering；DIBL）、载子（carriers；电子或电洞）通道狭窄等。 量子效应则主要指量子限制（quantum confinement），会在通道里形成新的离散能阶（discrete energy levels），因而使载子容易发生散射，降低载子的迁移率。 用2D材料来替代过於单薄的矽通道有点令人匪夷所思，因为2D材料乃是至薄之物－它只有单一层（monolayer）原分子。 以下面将述及的MoS2为例，它一层的厚度仅有0.7nm。 2D材料能够当成通道使用是因为2D材料的主要特性之一：它的原分子所形成二维的平面中，所有原分子的共价键在形成二维平面时完全与邻近原分子相互结合而耗尽，没有多余的、空闲的悬空键（dangling bond）。因而如果堆叠多层2D材料－譬如堆叠多层石墨烯变成石墨，层与层之间也只会产生微弱的凡德瓦力（van de Waals force；基于两层之间电偶极相互吸引的力，远比两层材料直接键结的力为弱），这是为什么石墨烯可以从石墨块材上用透明胶带（scotch tape）先粘住，然后再只撕一层石墨烯下来的原因。 材料若带有悬空键，容易吸附、聚积载子，对于流经附近的载子容易发生散射，降低载子迁移率，增加电阻及功耗。2D材料显然没有这个问题。像最先发现的石墨烯由于等效电子质量为0，迁移率高达106 cm2/Vs，接近光速的100分之1。可惜石墨烯是半金属（semimetal），也就是说即使FET闸极不施加电压，通道还是导电的。它不是可以用电场控制开关的半导体。 从已知的2D材料中选取合适的通道材料有讲究的，在传导性质上它先得是个半导体，再者它的载子迁移率要高，这是当FET通道的起码条件。 2D材料中有一个族群叫过渡金属二硫属化合物（Transition Metal Dichalcogenide；TMD），这是学术界最先研究的领域之一。经过上述两个条件的筛选，二硫化钼（molybdenum disulfide；MoS2）适合做n-FET的通道材料；二硒化钨（tungsten diselenide；WSe2）则适合p-FET，原因是2种2D材料在成长过程中如果有自然缺陷（defects）的话，容易形成相对的n、p电性，效果有如n、p掺杂（doping）。 有了合适半导体材料当通道后，还得有合适的金属与之匹配，在通道两边才能形成源极和汲极。主要的考量是在通道和金属之间要能够形成较低的肖特基势垒高度（Schottky barrier height），使得载子能顺利通过界面、降低电阻和功耗。依此选择条件，适合MoS2的金属材料为铜（Cu）和钛（Ti），适合WSe2的金属材料为铂（Pt）和钯（Pd）。 不过以上的材料考量是基于原先仅有已知1,000余种2D材料时的最佳材料选择。2024年发表的学术论文中，AI一口气又查找出50,000多种新2D材料，工程上的选择得重新评量一番。 在选定源极、通道、汲极的材料之后，自然还有许多的工程问题要著手解决，譬如如何将2D材料置放于晶圆上？先在其它地方生产然后转印（transfer）到二氧化矽上，抑或者直接在二氧化矽上直接用传统半导体工艺长薄膜？前者工序繁复，后者缺陷较多；工程从来都是妥协与取舍的考量。 2D FET什么时候会上场呢？Imec的技术路线路显示是在CFET之后；亦即在A7之后逐渐入场，到A2成为主流。 听起来有点天方夜谭，但是别让那些已经与现实量度完全脱节的节点命名所迷惑；N2不是真的2nm，A2也不是2 Angstroms。A2节点的半金属间距（half metal pitch；过去最早用以描述制程真实临界尺度的量度）大概在6~8nm之间，这长度至少还容得下25~30个MoS2分子共价键。 再进一步的2D FET演化可以是用2D金属材料来做源极和汲极，形成真正的2D FET—各FET全都落在一个单层平面之内了。材料选择的考虑因素除了上述尽量降低界面之间的肖特基势垒外，还要注意界面两边的晶格型态以及晶格常数是否可以容许顺利的键接。这些工程问题的解决方式的线索，首先来自于第一原理计算（first principles calculation）以及AI的材料查找，计算力变成工程实验的先导。 这里我们看到一个半导体产业有趣的现象。先进制程的应用绝大部份是为了高效能、AI芯片的制造，而这些芯片反过来又被用于半导体制程良率的提升以及新材料的开发。这是一个关系密切的良性循环，也许是半导体产业还能持续往more Moore这条路继续前进的新动力。

在2024年底刚开过IEDM的主题演讲（keynote speech），二维场效晶體管（2D Field Effect Transistor；2D FET）及納米碳管（carbon nanotube）被提起可能成为逻辑制程的未来技术。納米碳管FET在1998年被倡议后，逾1/4世纪终于初露曙光，原因是納米碳管的管径在制造过程中已经可以被有效控制。但是我认为2D FET是可能性更高的未来逻辑制程技术；除了产业界努力的推进研发之外，学术界对于2D材料地毯式的搜索以及物理、化学定性也发挥相当大的作用。2D FET是2D维材料—仅有单层（monolayer）原分子的构造—做为通道（channel）材料的FET。1个FET中，一边有源极（source）做为信號载子（carriers；可以是电子或电洞）的来源，其传导性质是金属；中间是矽，传导性质是半导体；另一边是汲极（drain），用来收集载子，其传导性质也是金属。通道上的是二氧化矽，再上层的是闸极（gate），传导性质是导电的。闸极施加电压超过阈值电压（threshold voltage）后，其电场会影响底下半导体的能带（bandgap）分布，令其变成导体，载子就可以从源极流经通道抵达汲极被收集。2D FET就是用2D半导体材料来替代矽半导体，这实在是一次半导体产业本质上的颠覆：原来选择硅片材料最主要的理由就是矽是最合适的通道半导体材料，现在还使用矽当基材的原因则是过去围绕著矽所发展出来庞大的工程制造体系以及设备和智财。体系和投资都太庞大了，轻易动不得。为什么要使用2D半导体材料呢？这一切都要从短道效应（Short Channel Effect；SCE）谈起。SCE是指制程微缩时，通道的长度随之变短，因而产生对原先FET设计时预期功能的负面效应。原因是通道两边源极和汲极的电性已开始影响二者中间通道的性能表现了。SCE并不是新课题，它从80年代开始、或者1um制程时就开始对制程微缩的工程形成持续的挑战。1um有多「短」？矽的共价键长度是0.234um，1um是400多个矽原子，理论上它就是个块材（bulk materials），但是IC设计工程师就发现汲极感应势垒降低（Drain-Induced Barrier Lowering；DIBL）、阈值电压滚降（threshold voltage roll-off）及亚阈值露电增加（increased subthreshold leakage）。用白话说，FET不太受控制，电压没提升到设定值就自行部分开启，漏电了。到了0.5um问题变得更加尖锐，除了以上的问题，因为通道变得更短，另外还产生热载子注入（hot carrier injection）—载子因源极和汲极的高电场、克服材料位势，跑到它不应该去的地方，譬如通道上方的氧化层，降低FET元件的性能及可靠性。这些问题就是逻辑制程微缩所要面临的主要挑战之一。早期的解决方案包括轻掺杂汲极（lightly doped drain）、栅氧化层厚度的改进（refinements in gate oxide thickness）、对通道的施以应力（strained channel）以提高其电子迁移率（electron mobility）、逆行井（retrograde well）、光环植入（halo implant）、双栅极氧化物（dual gate oxides）、浅构槽隔离（shallow trench isolation）等原先等较传统的半导体工程手段。到了更近年，问题益发严峻，比较不同的工程办法产生了：一是采用不同的材料，譬如以金属氮化钛（TiN）替代导电的复晶（polysilicon），并佐以高介电质材料（high k dielectric materials）二氧化铪（HfO2）代替原先氧化层的材料二氧化矽，用以重拾对通道开关电流的控制。另一个方向是大幅改造FET的结构，譬如在14nm变为主流的FinFET（鮨式FET），其本身就是3D结构，用以替代原先的2D平面结构（2D planar），这样的想法持续进行中，包括现在正在量产的GAA nanosheet（环栅納米片）以及未来的CFET（complementary FET；将NFET及PFET以堆叠而非并排的方式结合，以节省一半的晶粒尺吋），都是以新的结构来持续推进FET的效能、功耗以及面积的表现。这方面的制程推进虽然与beyond Moore的先进封装不同而被称为more Moore，但是可以发现现在其技术创造经济价值的方法，已与较狭义的微缩以及传统半导体工程手段的方式有所不同：是利用新材料、新元件架构乃至于新物理机制创造新经济价值。这也意味著半导体研发竞争开启典范转移的新篇章。

日本的半导体产业还远不到需要文艺复兴的程度，中世记的黑暗从未来过。在上游的半导体材料市场日本仍占近一半，处于绝对宰制的地位；机器设备市场也占3分之1左右，仍然有很强的话语权。在NAND Flash、功率元件、车用半导体等元件领域均名列前茅，CIS亦如半导体材料一样，撑起半边天。 即使是日本自己认为积弱的半导体制造，也只是停滞在40納米。当年只因为研发的规模不够，所以停滞不前。如今事隔多年，想要重新推动邻接時代技术比当年要简单多了。但是日本志在先进制程。 肩负重振日本半导体先进制造重任的是Rapidus。Rapidus会长东哲郎曾说Rapidus面临3个挑战， 东哲郎还说他当初也考虑过发展成熟制程，他讲的成熟制程大概是7~28納米之间的制程。他的顾虑是既存公司的设备大概已折旧殆尽，Rapidus以一个新进者使用新设备、高折旧费会让竞争增加难度。 这个理由其实没有那么决定性，却恰巧幸运的避开自2018年中美贸易战后中国厂商对于半导体制程设备的连续防御性备货采购。这些积累的设备采购当然会转变成产能。到了2027年时，预计中国的成熟制程产能会占全世界的一半。而成熟制程市场的红海其实早已开始了，看看各成熟制程代工厂的稼动率虽然维持高档，而利润率都逐渐下滑即可知晓。这是一个Rapidus幸运的正确抉择。 东哲郎认为Rapidus主要的挑战有三：技术是否能真正量产、客户与市场定位以及筹资问题。在我来看，问题还可以再简化。第一个是是否可以研发出2納米制程的原型（prototype）?以日本过去的积累以及科技的实力，我认为答案是肯定的，只是时间长短的问题。但是能否进入量产，有经验的问题，也有客户的问题。 Rapidus的合作伙伴多是比较像研究机构的单位，像IBM、Imec、Leti等。譬如IBM最后的量产技术节点22納米 SOI都是近10年以前的事了。之后在量产技术发生的重大变化包括AI、与先进封装的整合等大概率是有知识、没实务经验的。这一点会让量产的过程走得比较艰辛。 量产的过程需要有适合的产品来验证制程，这个条件的成就，和顾户与公司的定位有关。 从时间的纵深以及产业的格局来看，Rapidus的挑战还有2个，一个是重新切入半导体先进制造的时间，一个是规模经济，而这二者是相互关连的。 Rapidus从2納米做起，这已相当接近摩尔定律的后段；想一想，矽的共价键长度不过也只0.234納米，2納米的长度也不过只是8个矽共价键长。虽然现在因为晶體管有3D结构，技术节点的命名并不真的代表临界尺度（critical dimension），但是制程的进展已不能用简单的微缩（shrinking）二字来形容。 从14納米的FinFET，制程从平面变得立体；3納米后，制程变成GAA nanosheet；A71下可能会改采CFET；A3以下有可能采取2D FET。 这些制程的推进与以前制程演进式的微缩大不相同。每一次新制程的元件都在晶體管结构、甚至在材料上有突变式的变迁。更要命的是这些变迁往往只能支撑个2、3个時代。 2、3个時代就要量子式跃迁的制程推进，意味著庞大的研究经费以及快速的研发经费摊提。这一切都需要从营业利得去找回，这也看出规模经济的必要性。 然后东哲郎的另外2个挑战就自然浮现了。 Rapidus的原始资金73亿日圆由8家商社分摊。从2022年以来迄今日本政府投入近1萬億日圆，原始资金与之相较显得微不足道，但这只是就到2027年每月量产25,000片的花费。之后的扩张产能以及下時代制程的研发—如果是一家正常的资本主义商业公司—要从自己的盈余中去投入、或另行募资。 照半导体产业过去的经验，一家公司的营业额若占全世界市场15%以上，就有能力做持续的、独立的先进制程研发。这也解释为什么许多代工业者都策略性的止步于14納米。上述的15%是在过往制程以微缩方式发展的年代的数据，对于现在快速变迁的先进制程，市占率可能要更高一些，才可能攒够钱做下時代制程研发。 制程研发所需要规模经济让Rapidus在市场定位上陷入两难：如果维持较小营运规模，的确可以依靠利基市场存活，但是无法积存足够盈余持续做下時代制程研发；如果要扩大市占率，势必要进入主流市场及制程，无可避免的要与垄断市场的寡头直接交火。对于一家新创，这样的自我定位可不妙。 所以Rapidus遇到的3个挑战其实只是日本选择在最困难的时间重回半导体制造环节：制程量子跃迁、产业近乎垄断。如果在65、40納米的时节重返，日子可能好些，但是历史没有如果。 所幸也因为晶圆制造环节制程发展困难，半导体产业创造价值的重担有一部分逐渐由先进封装肩挑起来，而先进封装是日本过去的强项之一，这也许是机会之一。

最近半导体产业有2块领域开始发生显著的市场型态变迁，一块是标准型DRAM，另一块是成熟逻辑制程。这两个领域是独立领域，现在变化发生的原因类似。DRAM市场的变化是已经早早被预期的，现在才显著发生才是意料之外。以三星电子（Samsung Electronics）为例，2010年进入30納米量产制程，费了4年才迁移往20納米，这已经花了过去摩尔定律所需2倍多的时间。进入10几納米時代后，更是举步维艰。往往得花1、2年的时间才能向前推进2納米。到1b（大概约12納米）制程后，EUV必须派上用场。虽然可以减少一些多重曝光的程序，但是成本未必下降。EUV的折旧是成本中的一大块。DRAM会先遇到摩尔定律壁障是半导体产业的通识。DRAM用来显示數據的单元是电容上的电子。电容上的电子会随时间而流失，數據需要用刷新电流（refresh current）来更新、维持正确性。电容值（capacitance）愈大，數據可以维持得更久。电容值与电容的面积成正比，但是制程微缩却是让整个元件的基地面积缩小—即使现代电容承载电子的面积其实已是垂直站立的—电容值要维持在一定的数值变得异常困难。这让DRAM制程微缩举步维艰。DRAM面临摩尔壁障意味著什么？除非有新的科技创新能突破目前所面临的微缩与电容值方向冲突的困境，譬如3D DRAM、无电容（capacitorless DRAM）等真正能替代现行的DRAM的架构，DRAM制程的龟速演进快到尽头了。DRAM仍是电子产业的必需品，市场很长一段时间内不容或缺。但DRAM不再是高科技产业，意即它创造经济价值的方式不再依赖于持续的研发再投入，特别是制程的微缩；它也不是不能赚钱了，只是它的成功方程序已经变更了。虽然DRAM制程只能缓慢爬行，10几納米的厂房设备和极其精细的制程以及大量的资深工程师还是造成极高的进入障碍。兼之，DRAM产业也早已进入寡头垄断的产业型态，即使DRAM产业早已不具备高科技产的创造价值型态，在过去DRAM产业仍然难以进入。打破这脆弱平衡局面的因素是美中贸易对抗。2018年后，中国的半导体自给率的要求让巨量资金注入这个产业，规模经济优势以及寡头垄断的情势逐渐瓦解。DRAM产业，除了与AI发展息息相关的HBM还保有较多的持续技术创新价值外，将进入与之前完全不同的营运以及竞争模式。成熟的逻辑制程本质上也有类似的处境。成熟制程是研发先进制程后的价值最大利用，被应用于一些特定产品性价比高最适制程。要新进入这个产业，除了有上述的DRAM产业进入障碍之外，新进者也要面对先进者研发经费摊提、设备折旧完成的竞争优势。同样的，成熟制程的经济价值产生也不是主要靠制程微缩。以Sony的CIS为例，从2004年的90納米到2024年的28納米，20年间不过只前进3个時代。其中的价值创造主要在背面照明（backside illumination）、以铜混合键合（copper hybrid bonding）的先进封装整合入逻辑乃至于DRAM芯片等。所以成熟制程的节点本身也不是以高科技产业的胜利方程序来营运和竞争。将此一事实清楚摆上台面的驱动因素，也是美中贸易对抗下中国对半导体元件自给率的要求。这些开始浮现的半导体产业真实面貌，对于想进入或著重新进入半导体产业的国家也许来的及时—半导体产业不全然是高科技产业。要踏入高科技产业、享受高科技产业持续的成长以及超额的利润，还要避开尖锐的竞争；抑或先从比较可及的成熟制程半导体入手，却要避开已隐隐像红海的雷区？做怎么样的选择、采取怎么样的策略，这是个大哉问！延伸报导专讲堂：新兴国家发展半导体产业的挑战

在经历疫情期间半导体元件的匮乏，以及中美贸易的壁垒分明之后，半导体及AI似乎成为国家主权的象征。不管是已开发国家或新兴国家，都把发展此二产业列为重要国家策略；AI要主权，半导体要自给自足。这也是为什么COMPUTEX和SEMICON Taiwan这两年访客络绎不绝、盛况空前的原因。对于新兴国家，发展半导体产业将面对艰难的抉择：要先发展半导体产业价值链中的哪个环节、采用什么样的发展策略都是问题。缺乏经验的政府通常要将问题诉诸外国顾问或顾问公司，这是理所当然。许多政府的意志很集中在半导体制造的环节，意即晶圆厂和封测厂。即使这个环节还有很多的选项，譬如业务模式、切入的技术节点、上下游整合的程度等，但是这些顾问或顾问公司们对不同发展阶段、不同国家稍早之前给的建议却有惊人的相似性：晶圆厂的建议都集中在12吋厂、28納米制程、代工模式。这个模式似乎适用于东南亚、南亚、乃至于中东！做这样建议的理由主要因为28納米是摩尔定律在成本演化的终点：每个晶體管的成本曲线，在28納米此一技术节点达到最低。这一论述无可厚非，但是半导体不仅比成本，也比效能和功耗，是以28納米以后制程仍持续前行。接下来是建厂成本的论述。盖1座每月投产5万片、逻辑制程28納米的晶圆厂，预算在60亿美金之谱。但是如果再推进一个制程节点到22納米，盖厂预算会骤升到90亿美金。主要原因是22納米的制程加入金属闸极（metal gate）、高介电值氧化层（high k dielectric）等新元素，而且多重曝光（multiple exposures）的需求增加等因素。从28納米到22納米，在资金和技术方面都面临门槛。但是有另外几个因素似乎不在这些顾问们的雷达范围内。第一个是技术来源。如果是新兴国家，要不就是招商引资，要不就是国家补助并且取得技术授权。如果是既存的半导体厂，相当大的设厂机率会选择在产业生态相对成熟的区域。如果是后者，28納米量产技术授权几乎没有先例—没有厂商愿意去培养潜在的竞争对手。接下来是业务模式，代工是涵盖半导体生态区最广泛的业务模式。它包括矽智权、IC设计服务、晶圆制造厂，甚至可能包括先进封装测试厂。对于一个新进入半导体产业的国家，很难所有的生态区块都护得周全。另外，代工做的是像餐厅的事业，要容许顾客点菜，手艺要面面俱全。不似IDM像披萨店，只卖一种产品，一技行天下。对于新进者，前者显然困难许多。再来是开发过28納米逻辑制程的工程人员。即使有技转的制程，还是需要有人能将技术导入量产，而合适的人选莫过于有开发28納米制程经验的工程师。一个2,000人的厂，即使高度使用人力杠杆，至少也要有50~100名资深研发工程师来带动整体团队。然而熟悉这个领域的人都可以稍为盘点一下现在这个领域、并且愿意变动工作地点的人数，要建立一支适格的28納米工程团队可能比筹资更困难。最后是市场竞因素。中国在中美贸易战前的半导体设备购买约占世界市场的4分之1强，之后因为冲突可能进一步升高而储备采购，市场占比连续提升到2023年的近3分之1，预计到2025年才可能稍有所滑落。中国连续采购半导体设备导致的结果也很明显。到2027年，中国成熟制程预计占全世界市场近半。其实不用到2027年，2024年中国的内需市场已经很卷了，而且竞争也外溢到外部市场。对于给建议的顾问或顾问公司们，不考虑这些已发生数年的市场事实，叫这些新投资的公司或国家一股脑往红海市场中钻，合适吗？所幸渐渐有比较清醒的，建议方向转向封测。封测如果是传统的封测而且是既存外国IDM公司的后段，营运和业务自然没有问题，盖建的经费也较小，大概在3到5亿美元之间。挑战在于招商，是衡量政府奖励、基础设施、人力资源、运筹、市场等因素后的综合考量。但如果是OSAT，业务来源就可能成为问题。开发線上晶圆厂后段业务存在些障碍。而且如果只做传统封测，次产业的含金量稍嫌不足，未必符合政府发展高科技的期望，也有已经发展很长时间传统封测业而淹留于此、止步不前的先例。先进封装有较高的创新内容，在此时称得上高科技产业。但是先进封装需与晶圆制造、甚至IC设计密切的合作。单独存在的先进封装厂很尴尬的，除非是像Amkor在越南的厂，如果业务承接以及上下游的协作起初可以由总部建立运作联系，也是有机会走向坦途的。先进封装利润较高，是许多既存封测业务移动的方向。但是先进封装技术门槛当然也较高，而且封测技术犹如过去半导体元件制造技术的摩尔定律，还在持续移动之中，最终也要以规模经济较量投入研发的能量。半导体产业无处可以契入了吗？当然不是。只是当顾问们面对产业的生态分布以及发展的规律要讲究明白，别将客户一头领向看似理所当然的生态领域，实则早已是汪洋的红海一片。

如果光子可以如电子般的携带信息，自然它可以同时应用于通讯和计算。 光子最早应用于線上通讯，譬如过去互聯網应用中以光纤替代电话线，自然是以光子替代电子来携带信息。 最近光子通讯再被提上台面是因为AI服務器。未来大部分通讯会发生在芯片与芯片之间、服務器与服務器之间，巨量的信息传输是目前信息的处理、传输中最损耗能量的部分。 但是现在服務器芯片的设计于传统PPA（Performance、Power、Area）的考量中倾向对于效能的追求，低功耗与散热的需求在设计阶段就顾不上了，只好在制程与先进封装中讲究。这是矽光子被排到半导体时程上的最大动力。 光子能用于通讯，能否用于计算呢？在1960、70年代发明雷射、类比信號处理时，光子计算（photonic computing）的概念就启动了，80年代开始研发光子元件。90年代要走向应用、量产时，为时已晚。90年代初的先进制程大慨在0.5~0.8微米之间，但是光子元件的尺度大多在微米以上，在晶圆上难以制作出功能可以与电子元件匹敌的产品。之后，就愈差愈远了。 光子计算再度被认真考虑也是因为AI的兴起。AI的计算，不管是卷积神经網絡（Convolutional Neural Network；CNN）或者是在大型语言模型中使用的变换器（transformer）模型，其最底层的计算都是矩阵乘法的平行运算。數據量大，但是演算法相对单一，这是光子计算的良好应用场域。 2016年沈亦晨（Yichen Shen）及其研究伙伴提出用光子计算来处理深度学习的想法。 光子元件种类繁多，在此应用被选中当成类似半导体线路基础元件晶體管的是马赫-曾德干涉仪（Mach-Zender Interferometer；MZI）。 MZI是矽光子的基础元件，常用来调制（modulate）光的相位（phase）。当光进入MZI后，首先经过分光器（splitter），光被分离成2束而在个别的光路（optical path）上前进。在其中一条光路上光不再受任何作用；另一条光路上，有一个可控的电压可以施加在光路的构成物质，改变物质的折射率（refractive index），进而改变在此光路上光的相位。最后2条光路上的光再合并（recombine），二者会相互干涉。如果其中有一光路受到相调控，2束光会形成破坏性干涉（destructive interference），而在2个光路出口所测得的光强度（intensity）会有所不同。这就是MZI可以如晶體管用于计算的原理。 MZI就是光集成電路（Photonics Integrated Circuit；PIC）的基础单元，利用MZI可以组成光集成電路来计算矩阵相乘，这就是光子计算于AI的应用场域。 光子计算可以利用薛汀格微梳（Schrodinger microcomb）大幅提高计算效能。薛汀格微梳是用连续波（continuous wave）雷射光源分离为在频率空间等间距的多重光源，可以用于平行计算。一个微梳可以产生数十乃至于数百个频率的光线，用于平行计算。在某种程度上，薛汀格微梳大幅的弥补一般光元件尺度较大的缺陷。 2016年光子计算方案提出时，矽光子的技术离成熟还很远。在过去「异质整合蓝图」（Heterogeneous Integration Roadmap；HIR）进程中，2020年矽光子才会上场，实际上矽光子的量产时程远迟于此。 最近提议的用钽酸锂（LiTaO3）来做矽光子元件，进一步提高用MZI来做光子计算的可行性。 钽酸锂在5G時代已开始使用，是与半导体制程兼容的材料。它的制作成本低，且有几个物理特性适合MZI的制作。1. 低双折射性（low birefringence），线路设计简单，可以提高光元件密度；2. 低光学损耗（low photon loss），传导信号容易维持；3. 可以制作高效能MZI。用它做的MZI可达40 GHz的电光帶寬（electro-optical bandwidth），并且拥有1.9V•cm的半波电压长度积（half wavelength voltage length product，这数字代表使光相位反转180°所需的电压乘以长度，愈小愈容易调制相位）。 光子计算理论上速度快、功耗低，是现在计算面临各种物理壁障的可能出路之一。过去因为矽光子的技术未臻成熟，光元件的尺吋远大于微电子元件的尺吋，所以光子计算一直未能浮上台面。现在藉著AI服務器的兴起驱动矽光子技术的发展，获得额外的产业推动助力，搭乘顺风车。应用上选择与AI高度相关的ASIC类型的计算，再看能否有个起始的立足点。

好笑的是这条中央社发的消息持续被其他媒体引用，引发后续讨论。我以为臺湾是半导体之域，媒体至少有起码的半导体ABC知识。别闹了，8nm！这个信息内容内容有不一致的地方，氟化氩（ArF）雷射的波长是193nm，氟化氪（KrF）雷射的波长才是248nm。从另外2个数据来看，248nm几个字比较有可能是误植。用氟化氩雷射当光源，干式（dry）曝光机一般的分辨率（resolution）在80~90nm左右，浸润式（immersion）曝光机一般的分辨率在38~40nm左右。公布的数值在两者之间，我猜是干式的曝光机再加上已知的可以改善光学系统的诸种手段。这里讲的分辨率，一般是指单次曝光（single exposure）所能达到的最小尺度。數據中的另一组「套刻精度小于8nm」则是引起此次无妄之议的罪魁祸首。两岸译名有所不同，曝光机在中国叫光刻机，而套刻精度在英文中是overlay accuracy ，指的是上下2层光罩层对准（align）可能产生的最大误差，这与能用此曝光机能做出何种技术节点的能力完全不是一回事，但是套刻精度只有8nm的曝光机，肯定做不到8nm的制程也是铁铮铮的事实。上述的信息对我来说，只是中国的曝光机能力已进入以准分子雷射（excimer laser）为光源的第一代曝光机，如果其表现真如其规格所述，这算是改良过的第一代DUV曝光机。再进一步发展是浸润式氟化氩曝光机（ArF immersion lithography）。虽然水的折射率1.333理论上可以提升机器设备的许多规格，但是由于运作机制存有主要变化，发展所需时间可能较长。更进一步是极紫外光曝光机（EUV lithography），这个有些难。毕竟现在ASML的极紫外光曝光机是DARPA于90年代就开始研发的。即使以现在的技术和后发者的知识可以缩短开发时程，但是EUV的光源产生和光学系统与DUV完全不同，多费些手脚也是理所当然。所以中微半导体董事长尹志尧说，中国的机器设备与客户群处在技术领先位置的国外厂商相比，还差了两、三代是确评。至于晶圆制造厂的制程能力呢？分辨率只是曝光机臺本身的能力，制程中还有其他众多手段可以改进在晶圆上最终图案化（patterning）的能力，其中最为人知的手段是多重曝光（multiple exposure）如曝光蚀刻曝光蚀刻（Litho-Etch Litho-Etch；LELE）、间隔物辅助双图案化（Spacer-Assisted Double Patterning；SADP）、光刻冷冻曝光蚀刻（Litho-Freeze Litho-Etch；LFLE）等方法；也有行之有年光学邻近校正（Optical Proximity Correction；OPC）等方法。例如氟化氩浸润式曝光机的单次曝光分辨率在38~40nm左右，经过上述方法的处理晶圆上的最小尺吋可以精确到10~12nm。中国早已进口氟化氩浸润式曝光机，臺积电可以用以制造7nm制程，中国当然也可以，良率高低和时间早晚而已。至于更先进的制程节点也并非全无可能，也是良率、成本和产能的问题。所以中国半导体制程的能力问题，根植于其先进制程设备的自制率，其弱势是在曝光机、离子植入机（ion implanter）和电子束检测系统（e-beam testing system），其中曝光机的自制能力自然最受瞩目。如何跨越外在设下的限制？除了沿外界已经发生过的EUV研发路径之外，納米压印（nanoimprint）可能是一个途径。納米压印已经应用于3D NAND的量产，机臺的分辨率在5nm左右，只是它的晶圆产量（wafer throughput）不高。但是它的机臺单价较低，目前解决方式就是以机臺数量来弥补产能。在DRAM与逻辑的应用上，納米压印在良率还有所不足，得改善如颗粒等问题。納米压印机中国已有了，问题也是要花多长时间才追得上世界技术前沿？