在2024年底剛開過IEDM的主題演講（keynote speech），二維場效電晶體（2D Field Effect Transistor；2D FET）及奈米碳管（carbon nanotube）被提起可能成為邏輯製程的未來技術。奈米碳管FET在1998年被倡議後，逾1/4世紀終於初露曙光，原因是奈米碳管的管徑在製造過程中已經可以被有效控制。但是我認為2D FET是可能性更高的未來邏輯製程技術；除了產業界努力的推進研發之外，學術界對於2D材料地毯式的搜索以及物理、化學定性也發揮相當大的作用。2D FET是2D維材料—僅有單層（monolayer）原分子的構造—做為通道（channel）材料的FET。1個FET中，一邊有源極（source）做為訊號載子（carriers；可以是電子或電洞）的來源，其傳導性質是金屬；中間是矽，傳導性質是半導體；另一邊是汲極（drain），用來收集載子，其傳導性質也是金屬。通道上的是二氧化矽，再上層的是閘極（gate），傳導性質是導電的。閘極施加電壓超過閾值電壓（threshold voltage）後，其電場會影響底下半導體的能帶（bandgap）分布，令其變成導體，載子就可以從源極流經通道抵達汲極被收集。2D FET就是用2D半導體材料來替代矽半導體，這實在是一次半導體產業本質上的顛覆：原來選擇矽晶圓材料最主要的理由就是矽是最合適的通道半導體材料，現在還使用矽當基材的原因則是過去圍繞著矽所發展出來龐大的工程製造體系以及設備和智財。體系和投資都太龐大了，輕易動不得。為什麼要使用2D半導體材料呢？這一切都要從短道效應（Short Channel Effect；SCE）談起。SCE是指製程微縮時，通道的長度隨之變短，因而產生對原先FET設計時預期功能的負面效應。原因是通道兩邊源極和汲極的電性已開始影響二者中間通道的性能表現了。SCE並不是新課題，它從80年代開始、或者1um製程時就開始對製程微縮的工程形成持續的挑戰。1um有多「短」？矽的共價鍵長度是0.234um，1um是400多個矽原子，理論上它就是個塊材（bulk materials），但是IC設計工程師就發現汲極感應勢壘降低（Drain-Induced Barrier Lowering；DIBL）、閾值電壓滾降（threshold voltage roll-off）及亞閾值露電增加（increased subthreshold leakage）。用白話說，FET不太受控制，電壓沒提升到設定值就自行部分開啟，漏電了。到了0.5um問題變得更加尖銳，除了以上的問題，因為通道變得更短，另外還產生熱載子注入（hot carrier injection）—載子因源極和汲極的高電場、克服材料位勢，跑到它不應該去的地方，譬如通道上方的氧化層，降低FET元件的性能及可靠性。這些問題就是邏輯製程微縮所要面臨的主要挑戰之一。早期的解決方案包括輕摻雜汲極（lightly doped drain）、柵氧化層厚度的改進（refinements in gate oxide thickness）、對通道的施以應力（strained channel）以提高其電子遷移率（electron mobility）、逆行井（retrograde well）、光環植入（halo implant）、雙柵極氧化物（dual gate oxides）、淺構槽隔離（shallow trench isolation）等原先等較傳統的半導體工程手段。到了更近年，問題益發嚴峻，比較不同的工程辦法產生了：一是採用不同的材料，譬如以金屬氮化鈦（TiN）替代導電的複晶（polysilicon），並佐以高介電質材料（high k dielectric materials）二氧化鉿（HfO2）代替原先氧化層的材料二氧化矽，用以重拾對通道開關電流的控制。另一個方向是大幅改造FET的結構，譬如在14nm變為主流的FinFET（鮨式FET），其本身就是3D結構，用以替代原先的2D平面結構（2D planar），這樣的想法持續進行中，包括現在正在量產的GAA nanosheet（環柵奈米片）以及未來的CFET（complementary FET；將NFET及PFET以堆疊而非並排的方式結合，以節省一半的晶粒尺寸），都是以新的結構來持續推進FET的效能、功耗以及面積的表現。這方面的製程推進雖然與beyond Moore的先進封裝不同而被稱為more Moore，但是可以發現現在其技術創造經濟價值的方法，已與較狹義的微縮以及傳統半導體工程手段的方式有所不同：是利用新材料、新元件架構乃至於新物理機制創造新經濟價值。這也意味著半導體研發競爭開啟典範轉移的新篇章。

日本的半導體產業還遠不到需要文藝復興的程度，中世記的黑暗從未來過。在上游的半導體材料市場日本仍佔近一半，處於絶對宰制的地位；機器設備市場也佔3分之1左右，仍然有很強的話語權。在NAND Flash、功率元件、車用半導體等元件領域均名列前茅，CIS亦如半導體材料一樣，撐起半邊天。 即使是日本自己認為積弱的半導體製造，也只是停滯在40奈米。當年只因為研發的規模不夠，所以停滯不前。如今事隔多年，想要重新推動鄰接世代技術比當年要簡單多了。但是日本志在先進製程。 肩負重振日本半導體先進製造重任的是Rapidus。Rapidus會長東哲郎曾說Rapidus面臨3個挑戰， 東哲郎還說他當初也考慮過發展成熟製程，他講的成熟製程大概是7~28奈米之間的製程。他的顧慮是既存公司的設備大概已折舊殆盡，Rapidus以一個新進者使用新設備、高折舊費會讓競爭增加難度。 這個理由其實沒有那麼決定性，卻恰巧幸運的避開自2018年中美貿易戰後中國廠商對於半導體製程設備的連續防禦性備貨採購。這些積累的設備採購當然會轉變成產能。到了2027年時，預計中國的成熟製程產能會佔全世界的一半。而成熟製程市場的紅海其實早已開始了，看看各成熟製程代工廠的稼動率雖然維持高檔，而利潤率都逐漸下滑即可知曉。這是一個Rapidus幸運的正確抉擇。 東哲郎認為Rapidus主要的挑戰有三：技術是否能真正量產、客戶與市場定位以及籌資問題。在我來看，問題還可以再簡化。第一個是是否可以研發出2奈米製程的原型（prototype）?以日本過去的積累以及科技的實力，我認為答案是肯定的，只是時間長短的問題。但是能否進入量產，有經驗的問題，也有客戶的問題。 Rapidus的合作夥伴多是比較像研究機構的單位，像IBM、Imec、Leti等。譬如IBM最後的量產技術節點22奈米 SOI都是近10年以前的事了。之後在量產技術發生的重大變化包括AI、與先進封裝的整合等大概率是有知識、沒實務經驗的。這一點會讓量產的過程走得比較艱辛。 量產的過程需要有適合的產品來驗証製程，這個條件的成就，和顧戶與公司的定位有關。 從時間的縱深以及產業的格局來看，Rapidus的挑戰還有2個，一個是重新切入半導體先進製造的時間，一個是規模經濟，而這二者是相互關連的。 Rapidus從2奈米做起，這已相當接近摩爾定律的後段；想一想，矽的共價鍵長度不過也只0.234奈米，2奈米的長度也不過只是8個矽共價鍵長。雖然現在因為電晶體有3D結構，技術節點的命名並不真的代表臨界尺度（critical dimension），但是製程的進展已不能用簡單的微縮（shrinking）二字來形容。 從14奈米的FinFET，製程從平面變得立體；3奈米後，製程變成GAA nanosheet；A71下可能會改採CFET；A3以下有可能採取2D FET。 這些製程的推進與以前製程演進式的微縮大不相同。每一次新製程的元件都在電晶體結構、甚至在材料上有突變式的變遷。更要命的是這些變遷往往只能支撐個2、3個世代。 2、3個世代就要量子式躍遷的製程推進，意味著龐大的研究經費以及快速的研發經費攤提。這一切都需要從營業利得去找回，這也看出規模經濟的必要性。 然後東哲郎的另外2個挑戰就自然浮現了。 Rapidus的原始資金73億日圓由8家商社分攤。從2022年以來迄今日本政府投入近1兆日圓，原始資金與之相較顯得微不足道，但這只是就到2027年每月量產25,000片的花費。之後的擴張產能以及下世代製程的研發—如果是一家正常的資本主義商業公司—要從自己的盈餘中去投入、或另行募資。 照半導體產業過去的經驗，一家公司的營業額若佔全世界市場15%以上，就有能力做持續的、獨立的先進製程研發。這也解釋為什麼許多代工業者都策略性的止步於14奈米。上述的15%是在過往製程以微縮方式發展的年代的數據，對於現在快速變遷的先進製程，市佔率可能要更高一些，才可能攢夠錢做下世代製程研發。 製程研發所需要規模經濟讓Rapidus在市場定位上陷入兩難：如果維持較小營運規模，的確可以依靠利基市場存活，但是無法積存足夠盈餘持續做下世代製程研發；如果要擴大市佔率，勢必要進入主流市場及製程，無可避免的要與壟斷市場的寡頭直接交火。對於一家新創，這樣的自我定位可不妙。 所以Rapidus遇到的3個挑戰其實只是日本選擇在最困難的時間重回半導體製造環節：製程量子躍遷、產業近乎壟斷。如果在65、40奈米的時節重返，日子可能好些，但是歷史沒有如果。 所幸也因為晶圓製造環節製程發展困難，半導體產業創造價值的重擔有一部分逐漸由先進封裝肩挑起來，而先進封裝是日本過去的強項之一，這也許是機會之一。

最近半導體產業有2塊領域開始發生顯著的市場型態變遷，一塊是標準型DRAM，另一塊是成熟邏輯製程。這兩個領域是獨立領域，現在變化發生的原因類似。DRAM市場的變化是已經早早被預期的，現在才顯著發生才是意料之外。以三星電子（Samsung Electronics）為例，2010年進入30奈米量產製程，費了4年才遷移往20奈米，這已經花了過去摩爾定律所需2倍多的時間。進入10幾奈米世代後，更是舉步維艱。往往得花1、2年的時間才能向前推進2奈米。到1b（大概約12奈米）製程後，EUV必須派上用場。雖然可以減少一些多重曝光的程序，但是成本未必下降。EUV的折舊是成本中的一大塊。DRAM會先遇到摩爾定律壁障是半導體產業的通識。DRAM用來顯示資料的單元是電容上的電子。電容上的電子會隨時間而流失，資料需要用刷新電流（refresh current）來更新、維持正確性。電容值（capacitance）愈大，資料可以維持得更久。電容值與電容的面積成正比，但是製程微縮卻是讓整個元件的基地面積縮小—即使現代電容承載電子的面積其實已是垂直站立的—電容值要維持在一定的數值變得異常困難。這讓DRAM製程微縮舉步維艱。DRAM面臨摩爾壁障意味著什麼？除非有新的科技創新能突破目前所面臨的微縮與電容值方向衝突的困境，譬如3D DRAM、無電容（capacitorless DRAM）等真正能替代現行的DRAM的架構，DRAM製程的龜速演進快到盡頭了。DRAM仍是電子產業的必需品，市場很長一段時間內不容或缺。但DRAM不再是高科技產業，意即它創造經濟價值的方式不再依賴於持續的研發再投入，特別是製程的微縮；它也不是不能賺錢了，只是它的成功方程式已經變更了。雖然DRAM製程只能緩慢爬行，10幾奈米的廠房設備和極其精細的製程以及大量的資深工程師還是造成極高的進入障礙。兼之，DRAM產業也早已進入寡頭壟斷的產業型態，即使DRAM產業早已不具備高科技產的創造價值型態，在過去DRAM產業仍然難以進入。打破這脆弱平衡局面的因素是美中貿易對抗。2018年後，中國的半導體自給率的要求讓巨量資金注入這個產業，規模經濟優勢以及寡頭壟斷的情勢逐漸瓦解。DRAM產業，除了與AI發展息息相關的HBM還保有較多的持續技術創新價值外，將進入與之前完全不同的營運以及競爭模式。成熟的邏輯製程本質上也有類似的處境。成熟製程是研發先進製程後的價值最大利用，被應用於一些特定產品性價比高最適製程。要新進入這個產業，除了有上述的DRAM產業進入障礙之外，新進者也要面對先進者研發經費攤提、設備折舊完成的競爭優勢。同樣的，成熟製程的經濟價值產生也不是主要靠製程微縮。以Sony的CIS為例，從2004年的90奈米到2024年的28奈米，20年間不過只前進3個世代。其中的價值創造主要在背面照明（backside illumination）、以銅混合鍵合（copper hybrid bonding）的先進封裝整合入邏輯乃至於DRAM晶片等。所以成熟製程的節點本身也不是以高科技產業的勝利方程式來營運和競爭。將此一事實清楚擺上檯面的驅動因素，也是美中貿易對抗下中國對半導體元件自給率的要求。這些開始浮現的半導體產業真實面貌，對於想進入或著重新進入半導體產業的國家也許來的及時—半導體產業不全然是高科技產業。要踏入高科技產業、享受高科技產業持續的成長以及超額的利潤，還要避開尖銳的競爭；抑或先從比較可及的成熟製程半導體入手，卻要避開已隱隱像紅海的雷區？做怎麼樣的選擇、採取怎麼樣的策略，這是個大哉問！延伸報導專講堂：新興國家發展半導體產業的挑戰

在經歷疫情期間半導體元件的匱乏，以及中美貿易的壁壘分明之後，半導體及AI似乎成為國家主權的象徵。不管是已開發國家或新興國家，都把發展此二產業列為重要國家策略；AI要主權，半導體要自給自足。這也是為什麼COMPUTEX和SEMICON Taiwan這兩年訪客絡繹不絕、盛況空前的原因。對於新興國家，發展半導體產業將面對艱難的抉擇：要先發展半導體產業價值鏈中的哪個環節、採用什麼樣的發展策略都是問題。缺乏經驗的政府通常要將問題訴諸外國顧問或顧問公司，這是理所當然。許多政府的意志很集中在半導體製造的環節，意即晶圓廠和封測廠。即使這個環節還有很多的選項，譬如業務模式、切入的技術節點、上下游整合的程度等，但是這些顧問或顧問公司們對不同發展階段、不同國家稍早之前給的建議卻有驚人的相似性：晶圓廠的建議都集中在12吋廠、28奈米製程、代工模式。這個模式似乎適用於東南亞、南亞、乃至於中東！做這樣建議的理由主要因為28奈米是摩爾定律在成本演化的終點：每個電晶體的成本曲線，在28奈米此一技術節點達到最低。這一論述無可厚非，但是半導體不僅比成本，也比效能和功耗，是以28奈米以後製程仍持續前行。接下來是建廠成本的論述。蓋1座每月投產5萬片、邏輯製程28奈米的晶圓廠，預算在60億美金之譜。但是如果再推進一個製程節點到22奈米，蓋廠預算會驟升到90億美金。主要原因是22奈米的製程加入金屬閘極（metal gate）、高介電值氧化層（high k dielectric）等新元素，而且多重曝光（multiple exposures）的需求增加等因素。從28奈米到22奈米，在資金和技術方面都面臨門檻。但是有另外幾個因素似乎不在這些顧問們的雷達範圍內。第一個是技術來源。如果是新興國家，要不就是招商引資，要不就是國家補助並且取得技術授權。如果是既存的半導體廠，相當大的設廠機率會選擇在產業生態相對成熟的區域。如果是後者，28奈米量產技術授權幾乎沒有先例—沒有廠商願意去培養潛在的競爭對手。接下來是業務模式，代工是涵蓋半導體生態區最廣泛的業務模式。它包括矽智權、IC設計服務、晶圓製造廠，甚至可能包括先進封裝測試廠。對於一個新進入半導體產業的國家，很難所有的生態區塊都護得周全。另外，代工做的是像餐廳的事業，要容許顧客點菜，手藝要面面俱全。不似IDM像披薩店，只賣一種產品，一技行天下。對於新進者，前者顯然困難許多。再來是開發過28奈米邏輯製程的工程人員。即使有技轉的製程，還是需要有人能將技術導入量產，而合適的人選莫過於有開發28奈米製程經驗的工程師。一個2,000人的廠，即使高度使用人力槓桿，至少也要有50~100名資深研發工程師來帶動整體團隊。然而熟悉這個領域的人都可以稍為盤點一下現在這個領域、並且願意變動工作地點的人數，要建立一支適格的28奈米工程團隊可能比籌資更困難。最後是市場競因素。中國在中美貿易戰前的半導體設備購買約佔世界市場的4分之1強，之後因為衝突可能進一步升高而儲備採購，市場佔比連續提升到2023年的近3分之1，預計到2025年才可能稍有所滑落。中國連續採購半導體設備導致的結果也很明顯。到2027年，中國成熟製程預計佔全世界市場近半。其實不用到2027年，2024年中國的內需市場已經很卷了，而且競爭也外溢到外部市場。對於給建議的顧問或顧問公司們，不考慮這些已發生數年的市場事實，叫這些新投資的公司或國家一股腦往紅海市場中鑽，合適嗎？所幸漸漸有比較清醒的，建議方向轉向封測。封測如果是傳統的封測而且是既存外國IDM公司的後段，營運和業務自然沒有問題，蓋建的經費也較小，大概在3到5億美元之間。挑戰在於招商，是衡量政府獎勵、基礎設施、人力資源、運籌、市場等因素後的綜合考量。但如果是OSAT，業務來源就可能成為問題。開發遠端晶圓廠後段業務存在些障礙。而且如果只做傳統封測，次產業的含金量稍嫌不足，未必符合政府發展高科技的期望，也有已經發展很長時間傳統封測業而淹留於此、止步不前的先例。先進封裝有較高的創新內容，在此時稱得上高科技產業。但是先進封裝需與晶圓製造、甚至IC設計密切的合作。單獨存在的先進封裝廠很尷尬的，除非是像Amkor在越南的廠，如果業務承接以及上下游的協作起初可以由總部建立運作聯繫，也是有機會走向坦途的。先進封裝利潤較高，是許多既存封測業務移動的方向。但是先進封裝技術門檻當然也較高，而且封測技術猶如過去半導體元件製造技術的摩爾定律，還在持續移動之中，最終也要以規模經濟較量投入研發的能量。半導體產業無處可以契入了嗎？當然不是。只是當顧問們面對產業的生態分布以及發展的規律要講究明白，別將客戶一頭領向看似理所當然的生態領域，實則早已是汪洋的紅海一片。

如果光子可以如電子般的攜帶訊息，自然它可以同時應用於通訊和計算。 光子最早應用於遠距通訊，譬如過去網際網路應用中以光纖替代電話線，自然是以光子替代電子來攜帶訊息。 最近光子通訊再被提上檯面是因為AI伺服器。未來大部分通訊會發生在晶片與晶片之間、伺服器與伺服器之間，巨量的訊息傳輸是目前訊息的處理、傳輸中最損耗能量的部分。 但是現在伺服器晶片的設計於傳統PPA（Performance、Power、Area）的考量中傾向對於效能的追求，低功耗與散熱的需求在設計階段就顧不上了，只好在製程與先進封裝中講究。這是矽光子被排到半導體時程上的最大動力。 光子能用於通訊，能否用於計算呢？在1960、70年代發明雷射、類比訊號處理時，光子計算（photonic computing）的概念就啟動了，80年代開始研發光子元件。90年代要走向應用、量產時，為時已晚。90年代初的先進製程大慨在0.5~0.8微米之間，但是光子元件的尺度大多在微米以上，在晶圓上難以製作出功能可以與電子元件匹敵的產品。之後，就愈差愈遠了。 光子計算再度被認真考慮也是因為AI的興起。AI的計算，不管是卷積神經網路（Convolutional Neural Network；CNN）或者是在大型語言模型中使用的變換器（transformer）模型，其最底層的計算都是矩陣乘法的平行運算。資料量大，但是演算法相對單一，這是光子計算的良好應用場域。 2016年沈亦晨（Yichen Shen）及其研究夥伴提出用光子計算來處理深度學習的想法。 光子元件種類繁多，在此應用被選中當成類似半導體線路基礎元件電晶體的是馬赫-曾德干涉儀（Mach-Zender Interferometer；MZI）。 MZI是矽光子的基礎元件，常用來調制（modulate）光的相位（phase）。當光進入MZI後，首先經過分光器（splitter），光被分離成2束而在個別的光路（optical path）上前進。在其中一條光路上光不再受任何作用；另一條光路上，有一個可控的電壓可以施加在光路的構成物質，改變物質的折射率（refractive index），進而改變在此光路上光的相位。最後2條光路上的光再合併（recombine），二者會相互干涉。如果其中有一光路受到相調控，2束光會形成破壞性干涉（destructive interference），而在2個光路出口所測得的光強度（intensity）會有所不同。這就是MZI可以如電晶體用於計算的原理。 MZI就是光積體電路（Photonics Integrated Circuit；PIC）的基礎單元，利用MZI可以組成光積體電路來計算矩陣相乘，這就是光子計算於AI的應用場域。 光子計算可以利用薛汀格微梳（Schrodinger microcomb）大幅提高計算效能。薛汀格微梳是用連續波（continuous wave）雷射光源分離為在頻率空間等間距的多重光源，可以用於平行計算。一個微梳可以產生數十乃至於數百個頻率的光線，用於平行計算。在某種程度上，薛汀格微梳大幅的彌補一般光元件尺度較大的缺陷。 2016年光子計算方案提出時，矽光子的技術離成熟還很遠。在過去「異質整合藍圖」（Heterogeneous Integration Roadmap；HIR）進程中，2020年矽光子才會上場，實際上矽光子的量產時程遠遲於此。 最近提議的用鉭酸鋰（LiTaO3）來做矽光子元件，進一步提高用MZI來做光子計算的可行性。 鉭酸鋰在5G世代已開始使用，是與半導體製程相容的材料。它的製作成本低，且有幾個物理特性適合MZI的製作。1. 低雙折射性（low birefringence），線路設計簡單，可以提高光元件密度；2. 低光學損耗（low photon loss），傳導信號容易維持；3. 可以製作高效能MZI。用它做的MZI可達40 GHz的電光頻寬（electro-optical bandwidth），並且擁有1.9V•cm的半波電壓長度積（half wavelength voltage length product，這數字代表使光相位反轉180°所需的電壓乘以長度，愈小愈容易調製相位）。 光子計算理論上速度快、功耗低，是現在計算面臨各種物理壁障的可能出路之一。過去因為矽光子的技術未臻成熟，光元件的尺寸遠大於微電子元件的尺寸，所以光子計算一直未能浮上檯面。現在藉著AI伺服器的興起驅動矽光子技術的發展，獲得額外的產業推動助力，搭乘順風車。應用上選擇與AI高度相關的ASIC類型的計算，再看能否有個起始的立足點。

好笑的是這條中央社發的消息持續被其他媒體引用，引發後續討論。我以為台灣是半導體之域，媒體至少有起碼的半導體ABC知識。別鬧了，8nm！這個訊息內容內容有不一致的地方，氟化氬（ArF）雷射的波長是193nm，氟化氪（KrF）雷射的波長才是248nm。從另外2個數據來看，248nm幾個字比較有可能是誤植。用氟化氬雷射當光源，乾式（dry）曝光機一般的分辨率（resolution）在80~90nm左右，浸潤式（immersion）曝光機一般的分辨率在38~40nm左右。公布的數值在兩者之間，我猜是乾式的曝光機再加上已知的可以改善光學系統的諸種手段。這裡講的分辨率，一般是指單次曝光（single exposure）所能達到的最小尺度。資料中的另一組「套刻精度小於8nm」則是引起此次無妄之議的罪魁禍首。兩岸譯名有所不同，曝光機在中國叫光刻機，而套刻精度在英文中是overlay accuracy ，指的是上下2層光罩層對準（align）可能產生的最大誤差，這與能用此曝光機能做出何種技術節點的能力完全不是一回事，但是套刻精度只有8nm的曝光機，肯定做不到8nm的製程也是鐵錚錚的事實。上述的訊息對我來說，只是中國的曝光機能力已進入以準分子雷射（excimer laser）為光源的第一代曝光機，如果其表現真如其規格所述，這算是改良過的第一代DUV曝光機。再進一步發展是浸潤式氟化氬曝光機（ArF immersion lithography）。雖然水的折射率1.333理論上可以提升機器設備的許多規格，但是由於運作機制存有主要變化，發展所需時間可能較長。更進一步是極紫外光曝光機（EUV lithography），這個有些難。畢竟現在ASML的極紫外光曝光機是DARPA於90年代就開始研發的。即使以現在的技術和後發者的知識可以縮短開發時程，但是EUV的光源產生和光學系統與DUV完全不同，多費些手腳也是理所當然。所以中微半導體董事長尹志堯說，中國的機器設備與客戶群處在技術領先位置的國外廠商相比，還差了兩、三代是確評。至於晶圓製造廠的製程能力呢？分辨率只是曝光機台本身的能力，製程中還有其他眾多手段可以改進在晶圓上最終圖案化（patterning）的能力，其中最為人知的手段是多重曝光（multiple exposure）如曝光蝕刻曝光蝕刻（Litho-Etch Litho-Etch；LELE）、間隔物輔助雙圖案化（Spacer-Assisted Double Patterning；SADP）、光刻冷凍曝光蝕刻（Litho-Freeze Litho-Etch；LFLE）等方法；也有行之有年光學鄰近校正（Optical Proximity Correction；OPC）等方法。例如氟化氬浸潤式曝光機的單次曝光分辨率在38~40nm左右，經過上述方法的處理晶圓上的最小尺寸可以精確到10~12nm。中國早已進口氟化氬浸潤式曝光機，台積電可以用以製造7nm製程，中國當然也可以，良率高低和時間早晚而已。至於更先進的製程節點也並非全無可能，也是良率、成本和產能的問題。所以中國半導體製程的能力問題，根植於其先進製程設備的自製率，其弱勢是在曝光機、離子植入機（ion implanter）和電子束檢測系統（e-beam testing system），其中曝光機的自製能力自然最受矚目。如何跨越外在設下的限制？除了沿外界已經發生過的EUV研發路徑之外，奈米壓印（nanoimprint）可能是一個途徑。奈米壓印已經應用於3D NAND的量產，機台的分辨率在5nm左右，只是它的晶圓產量（wafer throughput）不高。但是它的機台單價較低，目前解決方式就是以機台數量來彌補產能。在DRAM與邏輯的應用上，奈米壓印在良率還有所不足，得改善如顆粒等問題。奈米壓印機中國已有了，問題也是要花多長時間才追得上世界技術前沿？

2001年安隆（Enron）事件發生時，我正在倫敦結束我募資路演（fundraising roadshow）的定價（pricing），聽到這消息有如平地驚雷，還存了一絲僥倖。僥倖的是幸好訂價已經完成，募資到手，但絕稱不上圓滿，因為想在長久的資本市場中運作，得要讓投資的人留有合理的獲利餘裕。定價如果定在最高點，募資方佔了便宜，但也肯定會燙了投資人的手，恐怕以後就別想再進出資本市場了。 安隆事件後股市下跌，剛買海外存託憑證（Global Depositary Receipt；GDR）的客戶怕是要抱怨了。 回來之後，立即在DIGITIMES專欄為文表達關切。事情也正如預期的有立即衝擊，而且餘波盪漾，之後2年內因為安隆事件的影響股市大跌2、3次。當時五大會計師事務所的龍頭安達信（Arthur & Anderson）集團自此煙消雲散，五大變成四大。 9月13日全球四大會計事務所之一的普華永道（Price Waterhouse Cooper；PwC）因捲入恆大集團財務數據造假風暴，遭中國大陸財政部和證監會合計重罰人民幣4.41億元；中國財政部並給予以普華永道警告、暫停經營業務6個月、撤銷普華永道廣州分所的行政處罰。 普華永道現在於全球四大會計師事務所中，全球市佔率是第二位，約32%，在中國市場中卻是龍頭，其中國的營業額佔全世界營業額在大致在5~10%，因年份而異。在中國市場因所受處分因而遭受的直接財務損失也許在普華永道可以承受的範圍內，但是報導中也提及受普華永道未如實揭露恆大財務狀況而受影響的機構或個人可能發起集體訟訴，這個可能的風險就無法估算了。 恆大與安隆在其尖峰時期的市值其實相若，都是數百億美元的公司。但是恆大的負債超過2兆人民幣，是全世界負債金額較大的公司之一，其坍塌所外溢的影響對於整體經濟的打擊要大得多。 遭遇到這類的事件，後續的各方反應也很典型。首先，出事事務所集團的法遵（compliance）部門會就此一事件本身調查。對於相鄰地域、類似產業等有較高風險的客戶也會徹底盤查，先期排雷。 至於政府的監管部門，除了對出事的公司及會計師事務所調查懲處外，接下來的大致是透過立法手段，對於會計及審計規則施加更嚴格的規定—這些亡羊補牢的措施需要時間來研究、修訂。實施之後因為可使用財務操作空間受到限縮，有些公司會承受不住，繼續爆雷。這也解釋為什麼安隆事件發生後還餘波盪漾不斷。 那麼一個房產公司的坍蹋與電子或半導體產業有什麼關係？產業市場各異，的確關係不太，但是底層的金融財務是相通的。財務金融的穩定性在於公正第三方的審計簽證所產生的信賴。一旦信賴喪失了，金融市場就得動盪一陣子。在那次募資之後，我們的會計師事務所恰好原先屬於安普達集團。安普達的解體、重新整併也著實讓我們兵荒馬亂了一陣子。 至於此次的恆大事件會怎樣影響金融世界？只能期待中國股市與其他股市的連動沒有那麼強烈，風浪小些。至於普華永道的變動以及它怎麼影響其他產業的廠商？再看看吧！

矽基光子整合線路概念肇始於1985年，在1991、1992年時於SOI（Silicon-On-Insulator）晶圓上，展示低光子損失的波導。90年代初期的先進製程大致落在0.6~0.8微米之間，這還是6吋廠的年代。這個臨界尺度比現在大部分的光子元件都大，那時若有比較成熟的光子元件與PIC（光子整合線路），和電子元件與EIC（電子整合線路）的整合是有說服力的，因為做出的光子元件尺寸與電子元件尺寸不會相差過大。 但是現在矽光子才開始要啟動量產階段。現在矽光子所要開啟的時代叫大尺度整合（LSI；Large-Scale Integration），其定義是一個晶片上的光子元件數目在500~10,000個之間。下一個階段的超大規模尺度整合（VLSI；Very Large-Scale Integration），亦即光子元件數目大於10,000個的整合晶片。熟悉電子積體電路的讀者看到這個數目想必會啞然失笑，現在較先進的半導體產品其門數（gate count）動輒上千億乃至於兆以上， LSI上光子元件數目真的見小了。 晶片上光子元件的數目如此受限，其癥結在於光子元件的尺度取決於矽的透明波長及折射率，結果就在毫米尺度範圍。以任何PIC一定會用得著的波導來看，最小的波導寛220~500奈米、高220~300奈米之間，長度則從微米到毫米。其它的光子元件，如MHI、感測器的面積從幾百微米平方至幾毫米平方不等，其他的調制器也都在這個數量級。 除了光子元件本身所佔的空間之外，光子元件之間為避免互相干擾必須留有的間距，其實比光子元件本身更大。所以光子元件未來面臨的第一個挑戰就是利用PIC設計、材料與結構創新以縮小光子元件的尺寸。 一個晶片上容許的光子元件太少很難執行複雜的功能，幸好目前的LSI大致可以滿足當下迫切需要的短、中距通訊應用需求。 第二個問題仍然是尺度的問題。PIC與EIC二者尺寸之間相差幾個階秩，這就造成單晶片整合（monolithic integration）中PIC與EIC難以匹配的問題。 舉例來說，格羅方德（GlobalFoundries；GF）矽光子代工平台使用12吋45奈米SOI晶圓。對於EIC來講，45奈米也許是適合的製程平台，但是SOI晶圓的價格比常規的12吋晶圓價格是倍數的昂貴；對於PIC而言，用12吋45奈米製程是大材小用，單只是PIC的話，8吋的製程足矣。何況對於目前的目標應用AI伺服器上的短、中距離通訊，高速、寬頻、低功耗的需求是顯而易見的，滿足這些需求可能需要至少22奈米才能製造的FinFET。EIC與PIC的相容性益發緊張。 幸好先進封裝也同時在此時興盛，這使得矽光子元件的整合變得有彈性，選項包括2.5D封裝、3D封裝、異質整合（heterogeneous integration）等。 以目前即將進入量產的大型平行光學元件（LPO；Large Parallel Optics）以及聯合封裝光學元件（CPO；Co-Packaged Optics）為例，二者都是以2.5D先進封裝的方式來整合EIC及PIC，以達到低延遲（latency）、低功耗以及其他的優點。 另一個問題是生態發展。矽光子元件整個產業鏈生態面臨的問題之一，是來自於光子元件的多樣化。 電子的EIC主要構成分子就是電晶體。雖然電晶體實際上還是有不同的種類、具有不同的特性，譬如邏輯線路的電晶體比較注重快速開關（switch）以提高運算效能；而DRAM線路的電晶體比較留意漏電流（leakage current），以延長資訊保留時間（retention time）。但是即使電晶體的特性是有些不同，電晶體做為積體線路架構的基本單元是毋庸置疑的。 但是PIC的狀況完全不同，尤其是負責編碼光子訊息的調制器，種類繁多。又由於現在一個晶片上光子元件數目還在可控範圍之內，PIC設計工程師比較有機會去選擇元件並調整其參數藉以優化整體PIC的效能，也就是設計工程師看起來更像元件工程師（device engineer）。這使得晶片上調制器看起來五花八門，也在未來代工平台的製程標準化平添一些小障礙。 另外的問題還有做為PIC代工產業的輔助生態架構問題，包括EDA、IP、PDK（Process Design Kit）、整合元件測試等問題。這些問題在矽光子代工過去做的比較久的GF著墨比較多，對於即將進入量產的其他公司應該也不會造成太大的障礙，畢竟這些都是在以前EIC代工業務發展過程都經歷過的。 AI興起之後，預計晶片與晶片之間、伺服器與伺服器之間的短、中距通訊會變成主要的通訊型態，甚至超過資料中心與終端用戶之間的通訊量。由此強大需求來驅動矽光子技術的發展以及生產體制的成熟、完善是產業界的優先之事。

光子若要能被當成訊息的載子，就至少要具備可被程式化、傳遞和感測的功能。光元件大致可分為4個範疇：光源、波導、調制器和光子感測器（PD；Photonic detector）。 光源是異於電子線路的特殊存在。在電子線路中，電子是矽材中原來就富含的物質。只需要施加電壓予以控制，就可以程式化以攜帶訊息，感測電子以提取訊息也是容易的事。但是矽在正常的狀態中並不存在光子，光子要人為製造出來—從外頭接入光源，或是在矽晶片上製造光源。 由外頭引入高功率、高效能的光源，常用的有譬如磷化銦（InP）和砷化鎵（GaAs）雷射。如果要談整合入矽光子系統，磷化銦的1,310奈米和1,550奈米波長基本上是比較合適的選擇。砷化鎵的850奈米波長在矽中會被吸收，如果要整合入矽光子的PIC中，需要用氮化矽（SiN）當波導。這會增加製程的複雜性，當然也會增加光子元件的尺寸和成本。 可以整合入矽光子製程，或者以異質整合方式進入的光源還有雷射二極體（laser diode）、發光二極體（Light-Emitting Diode；LED）、整合III-V雷射（integrated III-V laser）、量子點雷射（quantum dot laser）等，這些對於不同的應用各有優缺點。 波導是被動元件一種，意即它不用外來的能量、只靠物質本身的材料特性或元件結構就能執行導引（guiding）、分離（splitting）、組合（combing）、耦合（coupling）、過濾（filtering）、復用／解復用（demultiplexing/demultiplexing）、延遲（delay）等功能，所以波導器上也多有加上能執行以上功能的光元件，譬如加上耦合器（coupler）以與光源連接。 光在矽波導中傳遞可能會遭遇光子損失（photon loss）的問題，主要的原因是波導內壁的粗糙（roughness）問題，這是波導製程的挑戰之一。 調製器的種類繁多，這是因為前文中說的光可用來程式化以承載訊息的自由度很多。 常見的調制器有用來調製相位（phase）和振幅（amplitude）的馬赫曾德干涉儀（Mach-Zehnder Interferometer；MZI）、環形諧振調制器（ring resonator modulator）、載子耗盡調制器（carrier depletion modulator）；調制振幅的電吸收調制器（Electro-Absorption Modulator；EAM）；調制相位的相位調制器（phase modulator）、熱調制器（thermal modulator）；調制波長與頻率的可調諧濾波器調制器（tunable filter modulator）等。 調制器基本上是主動元件，亦即需要外來的能量注入以調制光的強度（intensity）、頻率、振幅等，這些都是與能量密切相關的物理量。而且，調制的手段通常是透過電來改變物質的特性，譬如用電壓或產生熱來改變材料的折射率，進而調制光的諸種特性，這些手段都有能耗的。最後是光子感測器它的功能是將光訊號轉為電訊號，以利於進一步處理、儲存及傳送訊號。光子感測器的種類有光電二極體（photodiode）、雪崩光電二極體（avalanche photodiode）、光電倍增管（photomultiplier tube）、電荷耦合元件（Charge-Coupled Device；CCD）等，各有應用領域。 光子感測器材料包括矽、矽鍺（SiGe）以及砷化鎵銦（InGaAs）等。以目前與AI相關的矽光子應用而言，矽鍺光電二極體在波長區間、響應（responsibility）、速度和整合程度各種技術特性的綜合考量下，矽鍺光電二極體是比較合適的選擇。光子元件範疇的複雜程度以及各範疇內元件選擇的眾多，充分顯示矽光子還處於發展的早期，這對即將展開的矽光子量産構成生產製程以外的非技術挑戰。

矽光子（silicon photonics）是指在矽基半導體中，整合入可以調制光子的光子元件，在晶片中或系統中，可以同時協作電子積體線路（Electronic IC；EIC）、光子積體線路（Photonic IC；PIC）的功能。 目前已經開始量產的矽光子產品，絕大部分是用於長距離通訊的收發器（transceiver），其中包含傳送／接收電／光訊號以及轉換、處理訊息的功能元件。 延伸報導名人講堂：矽光子的發展與挑戰 （一）：電子與光子 現今矽光子的急迫需求與近年來人工智慧應用的迅速興起密切相關。人工智慧的模型訓練過程中，資訊的傳遞大量集中於晶片與晶片之間、伺服器與伺服器之間。在可預測的未來，資料的傳遞超過7成以上會是這種短、中距離的通訊類型。數據流量和密度的驟增，產生大量焦耳熱，散熱遂成為半導體技術發展中最尖銳的問題。 根據原先的異質整合路線圖（Heterogeneous Integration Roadmap；HIR），矽光子應該在2020年就進入異質整合量產的時程。遲了近5年，現在終於要啟動了。 圍繞在矽基半導體討論PIC，除了矽的製程比較成熟外，自然是有矽的材料特性考量。 首先，矽對在1.1~8微米的近、中紅外（near to mid infrared）區域波長的光是透明的，也就是說紅外光在矽中可以通行無阻，不會被吸收，這是讓光子能當訊息載子的先決條件。 矽的另一大優勢在於它的高折射率（refraction index），在近紅光的波長範圍內，矽的折射率大概是3.5。這意味著—譬如常用的光纖通訊波長1,550奈米的光，在矽中只有1550/3.5=443奈米的波長，光元件尺寸可以因為高折射率的原故而大幅縮小。以前述波長光子可以通行的波導（waveguide；功用有點像電子的金屬線）為例，單模（single mode）的波導一般就定在220奈米（方形波導的截止波長（cut-off wavelength）是光的半波長）。 矽的非線性光學效應（nonlinear optical effects）也相對的比較強，譬如在近紅外區的雙光子吸收（two-photon absorption；TPA）以及自由載子吸收（free carrier absorption；FCA）。非線性光學效應通常可以用來調制光線，即矽的材料特性適合做PIC的主動元件（active device）。另外，相較於其他候選材料，它的散熱係數較高，比較適合做高功率光元件。 矽的材料當然也有缺點。第一個缺點是矽的能帶間隙不是直接能隙（direct bandgap），白話的說就是矽無法利用它的自然能隙來產生光子。所以如果要在矽晶PIC上直接做出光源，一般需要外來異質材料當成光源，譬如加入III-V族的元素以做出量子點之類的光源。 另外，有一好沒兩好。有較活潑的光學特性也意味著光在矽中傳導比較容易產生光子損失（photon loss），這也是做矽波導的主要挑戰之一。 幸好有相容於矽半導體製程材料氮化矽（SiN）可以與矽互補，這是半導體業界非常熟悉的材料。氮化矽可以用化學氣沈積法（CVD）長於晶圓之上，這是半導體的標準製程。 氮化矽的折射率較低，在1,550奈米時只有2，所以做出的光元件肯定比較大。但是它的TPA和FCA非線性光學效應都比較小，做出來的波導光子損失也比較少。 另外，氮化矽對光的透明應間自400奈米~7微米，在可見光的區間它也是透明的。這一點對有些應用至為重要，譬如生物感測器（biosensor）常常需要使用可見光波長的波段。 2種材料對照來看，矽比較適合做需要比較緊緻線路、高效能、高能耗的主動元件；氮化矽比較適合做光被動元件（passive device），譬如低光子損耗的波導、諧振器（resonator）、篩選器（filter），或者需要可見光波長、較低非線性光學效應的應用。 另外有數種材料因為它們獨特的非線性光學效應也被考慮在不同應用之中，譬如鉭酸鋰（lithium tantalate；LiTaO3）它有很強的非線性光學性質如二次諧波產生（Second-Harmonic Generation；SHG）和參量振盪（parametric oscillation）。更重要的是它有很強的電光效應（electro-optic effect；Pockels effect），可以用電場快速的調製光子，在光子計算（photon computing）的應用中，此乃天選之物。