1万亿个晶体管的半导体新纪元

两周前SEMICON Taiwan在台北举行，这个年度盛会聚集全球各地重要的半导体厂商及菁英，共同探讨半导体未来的新技术及产业趋势，这其中最吸睛是对于未来两个「万亿」（trillion）的预测。

第一个万亿是大家比较耳熟能详的，半导体的市场规模，会由现在的6,000多亿美元，成长到2030年的破万亿美元。台湾2023年的GDP是7,551亿美元。

第二个会破万亿的是单一封装芯片的晶体管数目会超越1万亿，目前的纪录是NVIDIA Blackwell架构GPU内涵1,040亿个晶体管，使用台积电4纳米的制程。所以要破万亿，还需要10倍的成长。在1980年代，我们所探讨单一芯片晶体管的数目是百万级（million），而2000年初来到10亿级（billion），又过了20年现在是万亿级（trillion）。

10倍的成长在半导体界是司空见惯不足为奇，但是以10倍速度的成长且经历过50年，几乎所有可能的方法及创新的技术都用到了极限，所以万亿级晶体管的最后一里路将会是备极艰辛。

位于比利时的Imec成立40年，是全球半导体相关先进技术最重要的研究机构，举凡FinFET、EUV、nano-sheet FET等，都是其领先提出并且实现。由于其中立的立场，以及拥有先进设备及优越的人才，吸引全球大厂进驻与其合作，因此被称为是半导体界的瑞士，所以由Imec来说明万亿级晶体管的实现是最恰当不过的。

Imec在会场自家举办的论坛中提出CMOS 2.0的概念，也就是实现万亿级晶体管所需的创新思维及技术。这除了要持续微缩晶体管的尺寸，也就是more Moore；另外还需要先进的封装技术来配合，这就是more than Moore了。台积电已经量产3纳米制程，即将进入的2纳米，晶体管的架构会由FinFET进入到GAA（gate all around）也就是nano-sheet晶体管。但是要持续进入到1纳米以下，CMOS晶体管的架构要做结构性改变。

我们都知道CMOS（complementary MOS）是由nMOS及pMOS组合而成，由最原始的平面式（planar） CMOS到FinFET以至于GAA，2个nMOS及pMOS一直都是并排在同一平面。但是到了1纳米以下，为了更进一步的微缩，nMOS及pMOS必须要上下堆叠而非并排。也因为是上下堆叠可视为是一个晶体管，所以被称为是CFET。可以用堆叠方法做出1个CFET，同样的方法就可以做出2个以上CFET的堆叠，这样万亿级晶体管的晶圆不就可以实现了?

其实不然，这还要许多尖端工艺来配合。要做到1纳米等级的曝光显影，需要使用高数值孔径（NA=0.55）的EUV，此EUV造价不斐需要3亿美元。另外，上万亿个晶体管的耗电会轻易地超过1,000瓦，为了节省电力的消耗，研究人员提出晶圆背面供电的方法。

现行的晶圆不论信号或者电源都是由晶圆上方所提供，所以电力需要经过十几层的金属往下，才会到达最下方需要电力来运作的晶体管。这就如同提了一桶水，走山路到到山顶去浇水，山路是愈走愈窄，好不容易到了山顶，可能只剩下半桶的水。直接由晶圆背面供电，是个立竿见影节省电力消耗的良方。

台积电在A16制程（1.6纳米）将开始使用此背面供电技术，但是该如何实现？

这需要晶圆键结技术（wafer to wafer bonding），包括bumpless技术。也就是将提供背面供电的电路制作在另一片晶圆上，然后与磨薄后主芯片的背面对准并键结，使两片晶圆结合为一体，这个程序需要在真空下加温及加机械力，而晶圆间的键结是依赖凡德瓦尔力（van der Waals force）来完成。这个技术在30多年前，我在美国当研究生时就已经发展，当时隔壁实验室正从事MEMS的研究，需要制作一个微小的空腔，因此手工组装一套半导体晶圆键结设备。没想到当初这套技术，如今成为实现万亿级晶体管的利器。

既使有了更省电的CFET及晶圆背面供电技术，然而上万亿个晶体管仍旧会产生相当的热，需要从有限的面积内带走。Imec研究人员制作液态冷却的微流道，将冷液体引入到晶圆表面的热点，而将热带走的热液体，由不同的流道引出，并在外部做热交换。此微流道相当的复杂，需要将冷热液体分流，这很难用传统的机械加工来完成，而3D打印技术克服这个困难。

半导体的晶圆技术总是不断地，在面对问题及解决问题的循环中匍匐前进。过往多依赖晶体管结构及晶圆制作技术来完成，现今先进封装甚至散热技术会扮演愈来愈重要的角色。此次SEMICON Taiwan所揭櫫的两个万亿的目标，我们相信是会达成的。