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芯片上的房地产开发—以及晶圆背面的利用(二)

Graphcore推出Bow IPU,是将一个专门用于供电的晶圆,与另一IPU晶圆以WoW的HB技术封装在一起,解决IPU这类高耗电产品的供电问题。

半导体的技术路线路自2016年从原先比较专注于制程微缩的「国际半导体技术蓝图」(ITRS Roadmap),转换成「异质整合」(Heterogeneous Integration Roadmap)后,CIS首先将像素阵列和ADC & ISP用WoW(Wafer-on-Wafer)先进封装方堆叠起来,而芯片键合的方式为铜混合金键合(copper-copper hybrid bonding;HB)。

延伸报导芯片的房地产开发—以及晶圆背面的利用(一)
如此芯片堆叠方式让原来功能、制程各异的模块各自以最适合制程分别制造,得到的结果是制程简化,总体效能大幅提升,譬如2个堆叠的芯片中可以有较多的I/O连线、电阻下降、功耗减少、速度变快等优点。

更重要的是,芯片的矽房地产基地的面积也大幅减少了。

HB堆叠技术是目前各家公司推动的研发方向之一。以三星电子(Samsung Electronics)为例,利用HB,他们已展示可以堆叠16层芯片,咸信这是为未来的高带宽存储器(HBM;High Bandwidth Memory)做准备。这与前述的3D NAND结构不同。

3D NAND 的存储器阵列是在单一晶圆(monolithic)上制造,而用HB制造的HBM是在多个晶圆上制造DRAM。如果用建筑的工法打比方,这比较像预铸—各层在工厂中各自制作完成,到工地只做堆叠接榫。无论如何,这也大幅缩减工期和矽房地产面积,其他HB具有的优势也自不待言。

CIS做为HI的标竿产品目前已进展到以像素阵列、DRAM、ISP等3个芯片以HB方式封装成1个高效能产品的进程。未来可能还再加入人工智能(AI)芯片,直接用CIS撷取出来的影像信号做边缘计算。

当这些芯片如此多层、紧密的堆叠时,散热是一个大问题;另一个是电源供应,特别是高效能运算(HPC)或AI延伸的应用。

2022年2月Graphcore推出Bow IPU,是将一个专门用于供电的晶圆,与另一IPU(Intelligence Processing Unit)晶圆以WoW的HB技术封装在一起,解决IPU这类高耗电产品的供电问题。

业界更常见的预期是用BS-PDN(Back-Side Power Distribution Network)的方式来解决供电问题。芯片供电首先要进入晶体管,但是传统的供电电压是从金属在线方一路穿透芯片结构到底层的晶体管,不仅占用空间,而且因距离较远因而较耗电。BS-PDN是以另一个芯片做为电源供应的来源结构,将原有的芯片打薄背面,让垫在底下的供电芯片能较近的直接对晶体管供电。

如果要供电的物件是已经用WoW组织的多芯片产品,则供电结构可以直接在需要较大供电的芯片(通常是逻辑芯片)背面建构,省略一个衬底芯片。

矽房地产的开发利用从微缩、地下室、3D、堆叠,现在连背面也要用上了,寸土寸金。

 

现为DIGITIMES顾问,1988年获物理学博士学位,任教于中央大学,后转往科技产业发展。曾任茂德科技董事及副总、普天茂德科技总经理、康帝科技总经理等职位。曾于 Taiwan Semicon 任谘询委员,主持黄光论坛。2001~2002 获选为台湾半导体产业协会监事、监事长。