异构整合时代的协同设计

异构整合时代的半导体经济价值创造源自于异构整合能以不同于芯片制程微缩的方式持续增进系统的性能，主要是靠封装的手段整合不同功能、不同制程的多个芯片，创造高性能的新应用，从而增加经济价值。然而这个领域的开拓不过几年光景，而手段与以前熟悉的制程微缩迥异，许多工具与方法都还亟待发展。其中面临的技术挑战之一为协同设计（co-design），这是异构整合路线图（Heterogeneous Integration Roadmap；HIR）2019版的主要章节之一。

为什麽叫协同设计呢？以前的电子线路设计仅及于芯片本身，而异构整合要提高的性能是多芯片异构整合后系统本身的整体效能，达到全局优化（global optimization）的目标，所以必然同时牵涉到芯片、封装和电路板三个领域的设计，而这各领域的设计必须在一开始就纳入其它领域的限制和考量。而且因为在同一封装内有各式异构的芯片，必须考虑电、热、力学、光学甚至化学性质，因此状况比以前复杂许多。

一个HIR 2019提及的协同设计选项是以封装为主设计领域(host domain)来上承芯片、下接电路板的设计，但这个选项可能会大幅牵动半导体乃至于电子产业分工的板块。讨论技术路线图没有将现存的产业分工现状以及利益分配链纳入考量，会让技术路线路的推动事倍功半。

HIR 2019特别将矽光子、神经形态计算(neuromorphic computing)和量子计算挑出来讨论。矽光子不算是太未来式，在原先路线图的时程安排于2020年，实在是有商业应用上的急迫性。HIR将天线阵列、RF、RF前端列入异构整合元件于2019年，这是建构5G手机与基站的前置工作。等这些基础建设完成后，大量信息由这些终端与基础设施涌入数据中心，势必需要矽光子元件来加快信息处理、降低功耗，所以矽光子的异构整合迫在眉睫。

矽光子芯片设计的挑战之一是光子元件种类繁多，却没有统一的标准。另外光子元件无法像电子线路以曼哈顿式连线（Manhattan-style；纵、横连线分别置于上、下层），只能在单一层内连线。还有，光子元件对热很敏感，需要与高功耗电子模块在布局布线时妥善处理。目前没有矽光子的自动化设计工具，可能的方案是扩充EDA，将光子元件的设计及模拟纳入原先电路设计的系统。

将神经形态计算芯片列入未来的异构整合路线图，多少也反映了对目前人工智能芯片进展有限的无奈。神经型态计算芯片由于高度仿生，兼有数码、类比以及混合信号，信噪比是个挑战。对于神经元以及突触的模仿方式也不限于现在所常用的非挥发性存储器，利用电化学的元件可能引进化学物品，对于系统的可扩充性和化合物的控制也造成问题，这都是协同设计需要面临的问题。

量子计算被列入异构整合的未来目标其实也不太令人惊讶，SEMICON Taiwan 2019就有量子计算的专门论坛。它未来势必与由纯粹半导体构成的传统电脑整合应用，而且目前的量子计算也依赖半导体周边线路来操作、控制、量测量子位元，譬如任意波型产生器（Arbitrary Waveform Generator；AWG）与数字化仪（digitizer）。看Google最近发表的53量子位元计算机的量子位元照片就可以看到有约1 超导体量子位元下连接有约9 的半导体控制线路芯片，这真是异构整合了。

虽然量子位元的材料与运作机制还是研究的前沿题目，但是目前大部份的量子位元需要近乎绝对零度的工作环境，让半导体芯片能在此严苛的环境下还能整合使用便是协同设计的挑战之一。量子计算机目前还处于极初始阶段，虽然已有量子组合语言（Quantum Assembly Language；QASM），但在使用时仍然极不方便。有IBM Q使用经验的当知一个量子演算法真要执行时，简单的方法还是手动将一个一个量子逻辑闸置于量子线路上。如何整合量子演算法与量子硬件、使其如传统电脑般的可编程是量子计算协同设计的另一个挑战。

虽然异构整合的实施依靠封装技术与材料的发展，但是能让产品落实到制造环节，从而产生利润、形成产业正向回馈循环、加速技术发展的却是协同设计的方法与工具－它是启动异构整合产品的钥匙，这也是为什麽我先挑协同设计出来讨论的主要理由。