摩尔定律趋缓的好解方：小芯片

英文的字尾（suffix）“let”，好比台语中名词字尾加一阳平声的「啊」字，都带有「小」的意思，像booklet是小书，piglet是小猪，而chiplet自然是小芯片。这字是昔日在CPU场域中的两个宿敌Intel和AMD在其2017年合作计划中提出来的，2018随即被纳入DARPA的ERI议题中，而现在已有产品依此概念设计出来了。

做chiplet的动机很简单，是要在逐渐趋缓摩尔定律的大环境下，持续提升产品的性能和价值。如果为了整合新功能模块入芯片而加大芯片面积，于最先进制程上制造大芯片是很不划算的。而且芯片面积大了，由缺陷密度导致的良率损失也跟着增长，这些都是半导体产品设计规划的ABC。

解决方法是让最需要讲求效能的部份在最先进制程制造，其它对效能要求没这麽高（譬如I/O）的模块、或者有专属制程的产品如DRAM等则另外制造。因为个别芯片变小了，因以chiplet为名。这还有额外的好处，因为功能模块化，有些chiplet可以一用再用，甚至变成公共矽智权，大幅减少设计的时间和成本。

实际的做法是多个chiplet安置于中介板(interposer)上，以封装的方式将数个chiplet做成一个高效能的终端产品，重点是chiplet与chiplet之间的联线之间不能牺牲太多的性能。这其实是异质整合中的一种实施方式。

Intel将这种多chiplet的平面封装叫做EMIB（Embedded Multi-die Interconnected Bridge）。Intel还另外有花样，叫Foveros，基本上是向上、下方向堆叠芯片。而将两种概念合并的—就是上下芯片堆叠、左右芯片交互联通—的叫co-EMIB，当然图的是兼二者之利。如果要将之想像成实境，可以用吉隆坡的Petronas Towers：耸立的高塔之间，还有联络的空桥，连字义都像。垂直的连系靠矽穿孔（Through Silicon Via；TSV），就是在堆叠的芯片上垂直蚀刻穿孔相连接。Intel的做法还稍有不同，矽穿孔特别大，电阻小，让各层芯片有充足的电流可用。

AMD用chiplet概念的实做也已出炉，这是第一个用chiplet概念设计的产品，叫Zen2(又名Ryzen3000)。这是一个用3个chiplet封装的产品，两个用7nm制作、8核的CPU，共享一个14nm制作的I/O。而未来EPYC则将包含多个Zen2模块，理论上它还可以支持8个DDR DRAM的界面。看，这就是每个大厂魂牵梦萦的高效能计算（HPC）芯片！

未来可见的chiplet设计会整合进更多的功能芯片，而其中介板的矽晶面积更大，包含许多互连和路由，是为主动式中介板。

AMD的Zen2还有一个有趣的变化是在高速缓存上。高速缓存用SRAM制作一向耗费面积，在先进节点尤其如此。但Zen2的L1指令缓存容量从以前的64kB变成32kB，L2容量仍是512kB，L3却倍增为16MB！AMD说改善L1预取指令的演算法、并且善用L3多出来的容量可以控制L1容量降低的影响。是否真如此，要等到测试报告出来。我比较有兴趣的是否eMRAM真的上场当L3高速缓存，使得L3的位元面积变小了，所以能这麽奢侈的使用L3高速缓存？