智能应用 影音
意法半导体
DTResearch

创意电子晶粒间D2D 开创旗舰级SoC新时代

  • 周建勋台北

GLink评估板和InFO_oS工程样片。

先进ASIC领导厂商创意电子(GUC)发布其成功演示矽验证的GLink接口,该接口使用台积电 7纳米制程和InFO_oS先进的封装技术,为人工智能、高性能计算和网络等应用做多芯片集成,实现系统扩展。

采用基于InFO_oS的GLink是因为InFO_oS具有模块化、可扩展和高良率多芯片ASIC的成本效益。而基于CoWoS的GLink被客户采用,则是用于带有HBM存储器的多芯片ASIC。高吞吐量互连GLink的小面积/低功耗特性,使高效的多芯片InFO_oS和高达2,500平方毫米的CoWoS解决方案成为可能。

实验证明,每1毫米的边界线,全双工通信量为0.7 Tbps,仅消耗0.25 pJ /bit(每1Tbps的全双工通信量为0.25瓦特),且芯片之间的通信无差错。在所有制程-电压-温度测试条件,测试结果与矽前模拟数据完全一致。早期采用的客户已得到详细的测试报告。

GLink的功耗比通过封装基板进行超短距离SerDes通信的替代解决方案低6到10倍。对于每10 Tbps的全双工通信量,它的功耗比其它基于SerDes的接口少15到20瓦特。GLink IP占用的芯片面积仅需1/3,它同时支持InFO_oS和CoWoS先进封装。

下一代GLink IP支持每1毫米边界线1.3 Tbps的无误码全双工通信量,具有相同的0.25 pJ/bit功耗,已经提供客户可以在台积电5纳米制程上使用。之后一代的GLink使用台积电5纳米和3纳米制程,支持2.7Tbps/mm无误码全双工通信量,功耗同样为0.25pj/bit,将于2021推出。每条边界线有如此低的功耗/面积和高效率的流量,使GLink IP成为人工智能、高性能计算和网络应用的完美选择。

创意电子总经理陈超乾博士表示:「创意电子拥有完整且业界领先的、经过矽验证的HBM2E/3实体层/控制器、GLink、CoWoS和InFO_oS专业技术、封装设计、电气和热模拟、DFT和生产测试,使我们的ASIC客户能够缩短设计周期并且快速进入量产。我们的人工智能、高性能计算机和网络客户对GLink的强劲需求,支持我们致力于构建广泛的IP产品组合,并深化创意电子专注于先进封装革命的设计专业知识。」

创意电子CTO Igor Elkanovich表示:「我们累积了多年HBM实体层和控制器的专业技术,重新定义了这款高数据流量密度、低功耗、低延迟、无误码的GLink接口。我们致力于保持相同功率和延迟的同时,每年将GLink数据流量密度提高一倍。从2021年开始,我们将用GLink-3D来补充HBM3和GLink,使用台积电3D Fabric技术带来更高的数据流量密度、更低的延迟和更低的功耗。」