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新思科技与台积电加速3纳米制程创新

  • 吴冠仪台北

新思科技宣布旗下数码(digital)与客制化(custom)设计平台已通过台积电3纳米制程技术的认证。该认证是以台积电最新的设计规则手册(design rule manual;DRM) 和制程设计套件(process design kit;PDK)为基础,为双方广泛合作和严格验证的成果,能带来可实现优化的功耗、效能与面积(PPA)的设计解决方案,从而加速新一代设计的开发。

台积电设计建构管理处资深处长Suk Lee表示,与新思科技多年来的合作成果为客户提供了基于台积电先进制程技术的平台解决方案,令客户受惠于台积电3纳米制程技术所带来的功耗表现与效能的大幅提升,进而实现矽晶开发的创新,同时能快速将产品创新推向市场。通过认证的新思科技设计解决方案让客户可以更自信地基于台积电N3制程进行设计,并获得优化的PPA。

藉由与台积电密切合作,新思科技开发出关键的特色功能和新技术,以确保台积电N3制程从合成到布局绕线,再到时序及物理签核的完整流程之间的关联性。新思科技的Fusion Compiler RTL-to-GDSII解决方案和IC Compiler II布局绕线解决方案已加以扩展可支持台积电N3制程。

经强化的新思科技Design Compiler NX合成解决方案能让设计人员充分利用台积电3纳米技术,透过采用高度精确的全新电阻和电容估计方法提升结果质量(QoR),并与新思科技的IC Compiler II布局绕线解决方案具备更紧密的关联性。PrimeTime签核解决方案支持先进的多输入切换,用于精确的时序分析和签核收敛。此外,Design Compiler NXT也让台积电N3制程能针对高效能运算和行动设计提供解决方案。

为了利用台积电3纳米制程技术达到特殊功能的最佳化,新思科技数码设计平台经强化后可支持针脚密度感知布线(pin density aware placement)以及全域绕线建模(global route modeling),以便在标准单元针脚(cell pin)上达到更好的绕线收敛,同时也支持合法化与最佳化同步(concurrent legalization and optimization;CLO)以加快时序收敛(timing convergence);而透过新的单元图/单元密度(cell map/cell density)架构将可用的空白空间极大化以改善PPA;针对HPC设计,藉由自动生成通路桐柱(via pillar)结构和局部平行绕线达成导线的最佳化,而针对低功耗设计,则进行功耗感知(power-aware)混合驱动强度多位元正反器(multi-bit flip flop)的最佳化。

新思科技客制化设计平台中的Custom Compiler已经过强化,能加速3纳米类比设计的实现。这些与3纳米先期用户(包括新思科技DesignWare IP团队)共同开发验证的强化功能,能减少为满足新设计规则和其它 3纳米技术要求所投入的心力。新思科技的HSPICE、FineSim和CustomSim模拟解决方案为台积电3纳米的芯片设计改善了周转时间,并提供符合台积电3纳米电路模拟和可靠性要求的签核范畴。

新思科技设计事业群系统解决方案暨生态系统支持资深副总裁Charles Matar表示,与台积电合作为其先进的3纳米制程技术提供高度差异化的解决方案,使客户能更具信心地着手设计日益复杂的SoC。双方的合作成果让设计人员能够充分利用先进EUV制程在功耗、效能和面积的显著精进表现,同时加速差异化SoC产品的创新研发。