新思科技推出RTL Architect加速设计收敛

新思科技推出RTL Architect，有效加速RTL设计收敛(design closure)，促进整体芯片设计流程的向左推移。新思科技的RTL Architect是业界第一个具备实体察觉的RTL设计系统，能缩短一半的SoC实作周期，并实现卓越的结果品质。

为了提升功耗、效能与面积的表现，以符合人工智能和汽车应用等新垂直市场的要求，快速探索特定领域的RTL架构已成为RTL团队经常面对的挑战。由于下游实作的准确度低，因此用来评估RTL品质的现有单点工具受到严重限制。这些早期设计周期的不准确性导致下游实作工具得进行弥补措施，通常得回头修正RTL才能达到PPA的目标。为了因应这些挑战，RTL Architect采用新思科技「融合设计平台」实作环境的快速多目标预测引擎，准确预测下游实作的PPA。RTL Architect能让RTL设计人员确切地找出原始码中的瓶颈，以提高RTL品质。

RTL Architect系统是建立在统一的数据模型上，该模型提供了数十亿的闸容量和全面性层阶设计的能力，能应付先进制程节点中不断增加的设计和区块尺寸。用新思科技世界级的实作与金级签核解决方案，能在设计周期初期即提供准确的结果，且该结果是与建构相关的。

RTL Architect使用快速的多维实作引擎，让RTL设计人员可以预测RTL变更对功耗、效能、面积与壅塞的影响。整合了新思科技PrimePower的金级签核功耗分析引擎，可进行准确的RTL功耗预估和优化，实现节能设计。RTL Architect提供了统一的工作流程环境，可针对重要PPA品质指标进行简化且易于使用的分析。另外，也为闸层级的PrimePower既有用户提供了PrimePower RTL功耗预估，从而透过一致的RTL进行功耗分析流程的签核。

新思科技设计事业群设计实作资深副总裁Shankar Krishnamoorthy表示，随着更小的技术节点，要达到最佳设计PPA，实现快速RTL调整重复与快速架构探索就变得非常关键。在设计周期初期解决这些挑战，并设计出高品质的RTL，对实现最佳OoR以及最快速的结果效率来说相当重要。RTL Architect可解决芯片设计界日益增加的需求，协助设计人员移交绝佳的RTL，以达到设计收敛与最佳的PPA。