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Cadence数码及签核全流程获TSMC认证

  • 吴冠仪/台北

益华计算机(Cadence Design Systems, Inc.)宣布,其全套数码及签核流程及客制/类比工具取得TSMC的N6及N5/N5P制程技术认证。此套Cadence工具亦获得最新的N6及N5/N5P设计规则手册(DRM)与电路模拟(SPICE)认证,皆为推动下世代手机应用发展之钥。Cadence及TSMC共同携手与客户启动N6的生产设计及测试芯片合作。同时,Cadence及TSMC双方也积极密切与N5/N5P客户讨论互动。

此认证的工具支持Cadence智能系统设计策略,使客户实现卓越的系统芯片(SoC)设计。Cadence的完整流程确保所有工具之间无缝接轨。通过下载相应的N6及N5/N5P制程设计套件(PDKs),客户能实时启动设计专案。

Cadence提供已获TSMC的N6及N5/N5P制程技术认证,完整的数码设计实现及签核工具流程。Cadence的全套流程包括Innovus设计实现系统、Liberate Characterization、Liberate Variety统计特性分析解决方案、Quantus萃取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案、及Pegasus验证系统。此外,Genus合成解决方案亦支持这些制程技术。

Cadence数码及签核工具完整流程亦支持EUV,为客户提供最佳的功率、效能及面积。Cadence工具同时新增强化以下功能,包括扩大EUV层支持、后段制程层模块及中段制程功能。

经TSMC的N6及N5/N5P制程技术认证的Cadence客制/数码工具,包括Spectre加速平行模拟器、Spectre X、Spectre分割模拟器、Spectre RF选项、Spectre电路模拟器、及Voltus-Fi客制电源完整性解决方案,以及由Virtuoso图形编辑器、Virtuoso布局套装及Virtuoso ADE产品套装组成的Virtuoso客制IC设计平台。

TSMC先进制程技术的客制/数码增强功能,结合了加速的客制布局及路由方法,使客户能够提高生产率并满足功率、密度及电迁移要求。N6已启用通用的多网格锁点及颜色引擎支持功能,除此之外,为N5/N5P的启用更扩大设计规则约束的支持,亦通过基于面积的规则、不对称上色规则、电压依赖规则、及模拟单元支持,包括保护环及虚拟插入。

台积电设计建构营销事业处资深处长Suk Lee表示,与Cadence的持续合作,确保了客户在设计解决方案及服务方面的要求,得到充分的满足及支持,TSMC将最先进的制程技术,与Cadence认证设计工具相结合的成果,使客户在下一代手机应用的开发上,能够凭借更快的上市时间及成功的芯片创新,抓住成长的机会。

Cadence副总裁暨数码与签核事业群总经理Chin-Chi Teng博士表示,为涵盖TSMC先进的N5/N5P制程技术支持,并使客户能够凭借工具而获得最佳的PPA目标,扩大与TSMC的合作,获得了N6的早期设计认证,并已准备好支持从N7制程技术转换来的任何客户。