在中美貿易戰中，美方施力的重點在於箝制中國高科技的發展的進程，特別是半導體、人工智慧和量子計算，而前二者息息相關。 在半導體方面，美國的管制近乎遍及全產業鏈，從設計工具（EDA）、產品、製程設備乃於材料的禁運，中國自然是以國產替代以提高自給率，這也是涵蓋全產業鏈的回應。 中國在半導體設備領域的弱點包括電子束測試機（e-beam tester）、離子植入機（ion implanter）和曝光機（lithography equipment）。 電子束測試機是量測機台，基本上是用來偵測除錯，不是製造過程的一部分。離子植入機—特別是高能量（~1MeV）的，對於高壓碳化矽（SiC）MOSFET的製程至關重要。現在的電動汽車電壓已早從600V邁向800V、1200V。沒有高能量離子植入機無法製作車規高壓功率元件，對於中國電子產業的零件自製率影響巨大。 最令人關注的自然是曝光機（lithography equipment）。曝光機的能力代表先進製程的終極解析度（resolution），又與先進技術節點（technology node）直接相關。先進製程的主要應用之一是與算力高度相關的各式XPU，特別是專注於人工智慧應用的GPU；另一個應用也是在人工智慧晶片架構中的高頻寬記憶體（High Bandwidth Memory；HBM）。 從2024年9月起，中國就陸陸續續的傳出各式曝光機進展的相關消息，對於全世界的半導體產業，這自然是頭等的新聞焦點。 首先是中國工信部指導目録中的DUV曝光機，在2024年9月公布。 本質上，這就是一台乾式的DUV曝光機，光源是氟化氬（ArF）的準分子（excimer）雷射，氟化氬雷射波長為193奈米 。 此曝光機的解析度為65奈米，如果假設系統中其他性質都已達最佳化，則其物鏡（objective lens；系統中用於收集光線、用以呈像的主要透鏡）的數值孔徑（NA，愈大解析度愈好）推算起來大概是0.75。如果要進一步改善解析度，還要經過另一陣子的努力以達目前產業前沿水準0.93的數值孔徑。也就是說，在光學系統的發展目前還處於較早期階段。 至於其疊加精度（overlay accuracy；上下層圖案的對齊精度）為8奈米。要能產生65奈米臨界尺寸（Critical Dimension；CD）的製程，上下層的疉加精度要達臨界尺度的20%左右，也就是13奈米。如果要做雙重曝光（double exposure），則疊加精度必須提高到13/2奈米=6.5奈米。顯然此台曝光機目前的解析度就是65奈米，而且無法透過雙重曝光的手段進一步提升製程的解析度。 再往前的路，除了前面所述在物鏡的數值孔徑需持續提升之外，另外還需要往浸潤式（immersion）方向移動，利用水的折射率（refractive index）1.44較真空的折射率1為大的因素，提高曝光機的整機解析度，這樣才可能達到28奈米的解析度。至於像FinFET這樣的精密元件，部分製程就要動用到雙重乃至於多重曝光。浸潤式曝光機使用新機制以改變波長，自然要面臨新的問題，譬如水的純淨度的控制以給水溫均勻恆定的維持等。這個部分自然也有機構早已從事研發，譬如中國中科院長春光學精密機械與物理研究所正在開發的數值孔徑為0.8的浸潤式物鏡；承擔浸潤式曝光機的光源攻關任務的是中國中科院光電院、微電子所孵化出來的科益虹源；電源模組則是由中國中科院安徽光機所的團隊承擔開發任務。多梯次技術平行開發是可以想像的技術發展方式。 自2023年以來偶有上海微電子已開始交付其28奈米浸潤式DUV的新聞，機型為SSA/800-10W，疊加精度為1.9奈米，最近一次的傳聞為2025年1月7日交付。惟上海微電子公司產品目錄無此型號，沒有官方發布，亦無可靠媒體報導。根據其型號中的10W字樣，此機型最多為原型機，因為其光源能量不足，無法支撐量產所需之吞吐量（throughput）。這條工信部指導目録的消息沒有公司送原型機（prototype）到晶圓廠用線上製程調適機台的後續報導，所以出貨與否未可知；而且從原型機到量產機，總是要有好些時日。 至於前一代的90奈米 DUV機台已自2022年交付過幾台，初期主要的問題是系統不夠穩定、down time太長、因光源功率不足（20W）致使設備吞吐量太低。所以，這條新聞對於中國積極發展曝光機國產替代的意義要重於先進技術的實際突圍。

從20奈米以後，DRAM製程開始龜速前行。從19奈米到11奈米之間，以每次1~2奈米的速度進展，跌跌撞撞地經歷1x、1y、1z、1a、1b、1c以及未來的1d，共計7個製程。雖然現在仍使用平面（planar）DRAM製程，卻早已經大幅的利用與晶圓垂直的第三維度，使得DRAM在效能、功率上，還能有實質的提升；在晶片的密度上進展比較遲緩，看來有點雞肋，但是對於有些應用—譬如高頻寛記憶體（HBM），稍為提升密度還是有實際用處的。要達到HBM每個世代的記憶體容量標準，只有特定的製程世代有能力提高到如此高容量的記憶體晶片。但是在每位元成本方面，製程的推進因為製程變得複雜，對於降低位元成本已毫無貢獻。以三星電子（Samsung Electronics）現在的1b製程為例，就使用5層EUV，因而所費不貲。DRAM市場短期內不會平白消失，但是如果其製程推進還是繼續如此緩慢，仍然會逐漸失去其高科技產業的特性；高科技產業之所以能獲取高額的利潤，是因為其科技的快速推進可以重複運作。現在DRAM製程的緩慢推進、乃至於停滯是DRAM業者共同的夢靨。10奈米以下，目前各DRAM業者共同的技術推進方向大致是3D DRAM，只有三星會在1d製程之後試圖導入垂直通道電晶體（Vertical Channel Transistor；VCT）。垂直通道電晶體基本上是將晶圓上平面電晶體的結構豎著長，減少每記憶體單元的底部面積，從傳統的6f2縮小為4f2，其中f（feature size）為半導體製程的特徴尺寸，譬如半金屬間距（half metal pitch）。這樣的製程推進，大概稍大於10奈米級製程推進一個世代的效益，然而這只是一次性的方法—下一步可沒另一個方向可以再利用了。最主要的是垂直通道電晶體與未來的3D DRAM製程完全不沾邊，研發的努力只能使用一陣子。因此並不是所有DRAM公司都做此想。3D DRAM的引入第一個問題不是為何要引入3D製程，而是為什麼到此時才引入3D製程？畢竟所有的DRAM大廠都有3D NAND的技術。當2013~2014年3D NAND技術開始被引入時，DRAM的製程也早已在25~20奈米左右，即將進入龜速前進的10奈米級製程年代。用已經成熟的3D製程技術來推進舉步維艱的DRAM製程似乎是理所當然。問題還是出在DRAM的結構上。一個線路要能夠用3D製程來製作，有幾個先決的條件。首要的是線路要有高度的重複性，無疑的，記憶體的陣列是3D製程應用的首選。在此點上，DRAM是符合的。再來是各層記憶體之間要有可以共用的材料。以TCAT（Terabit Cell Array Transistor）3D NAND的技術為例，各層之間記憶體單元的閘極控制（gate control）材料複晶（polysilicon）以及電荷陷阱（charge trap；用來儲存NAND訊號的單元）材料氮化矽（silicon nitride）是可以在各層之間共用的，因此垂直方向的製程整合相對簡單，32層的記憶體可以用4、5層光罩來完成。但是3D DRAM的結構就沒有這麼幸運，電容部分必須完全隔開以避免記憶體單元之間的訊號交談（cross talk）；通道部分因為DRAM追求高機動性（high mobility），不能用在高寬高比深溝中的輕摻雜（light doped）複晶做半導體，各層記憶體之間可以共用的材料只有字線或位元線，端看3D DRAM是要求垂直製程的簡化或面積的極小化。另外，DRAM效能遠比NAND為高，所容許的訊號延遲（latency）很低。各層記憶體之間因緊密相鄰所產生的感應電容（induced capacitance）等效應都會降低DRAM的表現以及訊號的協同，因此3D DRAM的確比3D NAND的工程問題要複雜得多，這也解釋為何3D DRAM製程遲遲沒有上路。無論如何，DRAM產業維持高科技產業特性除3D DRAM外已幾乎沒有前路，譬如以前在文獻中經常被提及的無電容（capacitorless）DRAM，其資料保留時間（data retention time）遠不能與目前的DRAM相比。2023年7月長鑫在IEEE的International Memory Workshop發表其對3D DRAM的規劃，三星也在同年的Symposium on VLSI Technology and Circuits發表其3D DRAM的技術論文。可見關於3D DRAM的議題各公司早已準備很久，只是研發結果發表的時機及場合各有考量罷了。根據長鑫的設計，2D DRAM的電容—電晶體垂直堆疊的組合在3D DRAM中就被橫擺著成為一層中的一個記憶體單元。長鑫模擬出來的記憶體單元有多大呢？橫躺的電容約500奈米、電晶體200奈米，加上字線和位元線，一個記憶體單元橫方向的尺度接近1微米。長鑫採取的製程是字線垂直到下邊的接觸平面，這個做法會讓記憶體單元的面積稍大，但是垂直的整合製程會比較簡單。在技術發展的初期，先做出來再做好是合理的策略。至於記憶體陣列旁的周邊線路（peripheral circuits），師3D NAND的故智，會在另外的晶片上製造，然後用混合鍵合（hybrid bonding）與上層的單晶（monolithic）記憶體多層陣列封裝在一起。字線和位元元線的金屬間距都是70奈米。用以前DRAM製程定義半金屬間距來看，這個起始製程大概就是35奈米節點，與3D NAND剛開始時的30~40奈米製程相彷。這樣的3D DRAM堆疊32層後，所得的記憶體容量與1b的2D製程相彷。堆疊64層後容量就與10奈米以下第一世代製程0a相彷。這個堆疊是個可以重複的進展，DRAM的高科技產業屬性因此得以維持。目前有發布大概推出時程的是三星，大概在2026~2028年之間，與2D平面製程會並存一陣子，這與3D NAND剛出來時的策略也相同。假設3D DRAM的確是可行的技術，有2點值得評論。第一個是高頻寬記憶體是否會沿著目前的方法向前推進？目前的HBM是多個DRAM晶片以先進封裝堆疊以達到較大容量，其中先進封裝的費用佔總成本的相當部分。如果記憶體容量可以用單晶的3D製程來增加，成本有可能降低。但是這是比較長遠的事。另外一個議題有關於地緣政治。長鑫在其文章中說是業界第一次揭露3D DRAM技術，其實業界各自默默研發都很久了，但是長鑫對於3D DRAM的應用可能會特別有感。一方面目前長鑫的製程大概在1z節點，與領先公司有2、3代的差距。開始採用3D DRAM製程，可以快速拉進距離，畢竟那是一個新戰場。最重要的是3D製程中，技術的重心將從光刻搬移至蝕刻，這是長鑫在EUV資源受制約的狀況下，最可能的突破口。所以各公司3D DRAM製程的實際發展狀況和開發能力外界也許看不清楚，但是長鑫比較有可能投入較多資源是合理的預期。

DRAM在1970年問世，取代以前的磁芯（magnetic core）記憶體，成為計算機馮諾伊曼架構中的一個重要模組。在1984~1985年之間，因為個人電腦及工作站的興起，DRAM變成半導體市場中市佔最大的單一產品。 因為DRAM製程的進展直接決定記憶體容量，以及DRAM有較大的市佔，有能力累積足夠的資金以投入下世代的製程研發，DRAM自問世以後就成為摩爾定律主要技術推手（technology driver）。肇因如此，自1980年代後陸續投入半導體產業的日本，以及其後的南韓、台灣，許多公司都選擇投入DRAM此一次產業，因為這代表投入半導體產業中最先進的製程。 但是DRAM的製程領先地位在2000年初不久之後首先被NAND超越，之後邏輯製程又超越NAND，成為半導體製程技術的驅動者。 DRAM開始偏離摩爾定律並不是之前促使DRAM成為技術驅動者的因素消失了。事實上，到2024年為止，記憶體仍穩佔半導體市場的4分之1左右，而是DRAM的基本結構在20奈米以下遇到尖鋭的挑戰。 DRAM的記憶體單元（unit cell）結構為1T1C，亦即一個讀取電晶體（access transistor）和一個電容。選電容當成訊息儲存單元天經地義－電容是電路三元件電阻、電感、電容中的一員。 電容上電荷的有、無代表訊息的「1」和「0」，需要讀、寫電容上的訊息時，就開啟讀寫電晶體。基礎物理教育告訴我們電容上的電荷，即使維持電容兩邊平行電板（parallel plate）的電壓差不變，電荷也會隨著時間逐漸流失。電荷流失的速度與兩片平行電板之間的距離成反比，與平行電板的面積以及在平行電板之間物質的介電常數（dielectric constant）成正比。因為電容上的電荷會隨時間流失，所以電容上的資訊必須經常更新（refresh），目前DRAM中的資訊刷新時間為64ms。 為了要控制個別的記憶單元，每一個單元的電晶體的閘極（gate）連有字線（word line），施加電壓後可以讓電晶體處於開啟狀態，可以用來執行讀、寫或更新的操作；位元線（bit line）則連接電晶體的汲極（drain），將自電容通過已開啟電晶體的電荷送到感測放大器（sense amplifier）偵測0或1的訊號。如棋盤線交錯的字線和位元線可以準確定位一記憶體單元，讓周邊線路挑選以讀寫其中訊息。以上就是DRAM運作的大概架構。 DRAM製程持續推進的挑戰，也正源自於這1T1C的架構。製程微縮的方向，與DRAM使用的電晶體以及電容所需的物理特性是朝反方向走！ 首先遇到的是電容值的問題，2000年左右的電容值必須保持在40fF（femto Farad）左右，那時的電容已開始利用晶片上的垂直方向此一維度，電容要嘛挖成深溝（trench）狀，放在電晶體旁的下方；要嘛堆壘成圓柱狀（cylinder or pillar），置於電晶體上方，也就是利用垂直於晶片的方向面積的延伸來增加電容的面積。 但是製程的微縮會讓圓柱的底部縮小，電容的面積因而減少，電容值也會隨之降低，所以必須增加電容的高度，以增加電容的面積，藉以維持電容值在一定的數值以上。以10奈米級別製程為例，電容值必須維持在10~20fF以上。 但是減少圓柱底部面積、增加圓柱高度，就是增加圓柱的寬高比（aspect ratio），這會造成蝕刻製程的難度，圓柱底部較尖銳的形狀也會造成新的電性問題，所以寬高比就停留在1：50，難以再推進。 至於電晶體，記憶體的與邏輯線路的注重不同的特性。邏輯電晶體注重效能（performance），也注重漏電流（leakage current）及其它特性；DRAM電晶體首重漏電流，因為這對電容保存訊息的能力是致命。 電晶體存在漏電流的原因之一是柵極感應汲極洩漏（Gate Induced Drain Leakage；GIDL），指的是在柵極的位勢（potential）高於汲極的位勢時，即使電晶體處於關的狀態，電流仍然會從汲極洩漏流向襯底（substrate）。 這個問題是歷年來DRAM製程推進都要面對的問題，而且愈來愈嚴苛。 DRAM近年應對這個問題的措施包含在電晶體結構的變更，包括凹槽式通道陣列電晶體（Recess Channel Array Transistor；RCAT）、鞍鰭電晶體（saddle-fin transistor）、具有閘極工作功能控制（gate work function control）的埋柵（buried gate）電晶體等結構。 但是製程微縮也是朝不利於漏電流控制的方向移動。由於電晶體通道變短，於其上的閘極對於通道上的電流操控能力變弱，這就是短通道效應（short channel effect）。漏電流的降低也高度挑戰製程研發。

從資訊技術演進的歷程來看，過去數十年來網際網路（Internet）的核心傳輸單位—封包（packet），與現今AI時代的大型語言模型（LLM）生成單位—語意單元（token），在基礎設施、商業模式發展上呈現出明顯相似性。透過回顧packet的發展路徑，我們可以摸著石頭過河，描繪出token相關技術的潛在演進軌跡，並預判其在產品形態、服務模式與產業價值鏈上的可能樣貌。何謂封包（packet）？封包是網際網路資料傳輸的最小「訊息單位」。所有透過網路傳輸的訊息（不管是信件、語音、甚至影片串流）都被拆解為多個封包，每個封包內含傳輸資訊等重要資訊，確保資料在龐大複雜的網際網路中，正確無誤地抵達目的地。過去數十年，網路基礎設施的投資便是圍繞封包品質的確保（如錯誤重傳機制）、提升傳輸效率（如頻寬升級、資料壓縮），以及整體系統吞吐量（throughput）的擴展而展開。正是如此，過去三十年來，我們才有日益豐富的網路服務，如訊息溝通、電子商務、社群媒體、影音娛樂等。而在LLM中，token則成為關鍵「智能單位」。語言模型在處理自然語言時，將一段文字訊息拆解成多個token，每個token代表不同的語意片段，經由模型運算後再組合（生成）為有意義的內容。與封包相似，token的數量和生成效率直接影響運算成本以及使用者體驗。例如，過去3年AI運算基礎建設投資的大幅增長，就是為了確保LLM模型的能力（token品質）以及服務品質（token生成效率），甚至近期邊緣裝置上token處理能力的提升，也正逐漸顛覆AI應用的場域邊界，向更多元、即時且全新的場域擴張。單看過去三十幾年網際網路packet的發展，我們發現token也在走類似的進程。不管是基礎建設，或是3個技術優化方向，包括「品質保障」、「效率提升」，以及整體「系統吞吐量的擴展」。品質保障：網路早期透過TCP/IP協定來確保封包傳輸的正確性，而LLM則透過scaling law加大模型、使用更多訓練資料，甚至後來以思維鏈（Chain-of-Thought；CoT）為基礎的推理技術，確保生成的token內容正確且提供高品質推理服務。效率提升：隨著頻寬提升和資料壓縮等技術的成熟，封包傳輸成本大幅降低；同樣地，token處理成本亦透過模型蒸餾（distillation）、量化（quantization，使用較少位元表示數值）、KV Cache等張量（tensor）降維壓縮，或是使用更有效率的架構（如MoE）來降低運算量，甚至有機會使大模型有效地運行於終端裝置。系統吞吐量擴展：過去網際網路透過光纖技術和提升邊緣設備（交換器、路由器等）大幅提升資料傳輸量,或是使用內容傳遞網路（CDN）等技術提高封包全局效益；在LLM領域，資料中心的垂直擴充（scale-up，提高算力、記憶體等提昇單一伺服器效能）與水平擴充（scale-out，高速網路連結、排程提升分散式系統效能）、或是採用雲端—邊緣混合架構（Cloud-Edge-Hybrid）等，實現整體系統更高的token處理吞吐量，滿足未來多元且即時的應用需求。循著過去網際網路發展的主軸，我們可以預見AI技術即將引爆的下一波變革—智能「去中心化」（普及化），低成本token開始在終端設備上運行。情境將如同2007年行動網路興起之際，packet進入行動裝置，催生智慧型手機，也推動Uber、LINE等全新服務的誕生，引爆長達十數年的行動生態系蓬勃發展。網際網路數十年來最佳化packet傳輸技術，帶動網路服務的快速普及，特別在行動網路時代，我們見證大量新應用與商業模式的誕生。這段歷程也為觀察生成式AI提供重要參照—當前token的品質提升與單位成本下降，正如當年packet優化所引發的技術擴張與資本投入，預示著新一波智能設備與創新應用的興起。隨著token處理成本持續降低，AI有望成為如網路般的關鍵基礎設施，深刻重塑產業結構。近來多個開放LLM模型在效能與成本上的突破，更強化LLM商品化與大規模應用的趨勢。未來如何因應？過去的歷史已經顯明，在技術變革時，應以開放的態度，極力接近實際場域，理解技術應用發展方向，甚至與合作夥伴共同設計開發，參與組建生態系。更積極的作法，是投資（國際）學研單位，甚至新創團隊，理解新的場域應用，以及技術演進。鑑往知來，回顧packet的發展經驗（許多企業經營層也曾親歷其境），將使我們更有效地掌握token所帶來的顛覆性機遇。對資訊電子產業的投資者與決策者而言，更是攸關未來競爭優勢的關鍵課題。每一次產業典範的轉移，總會帶來新的硬體、服務、企業、生態系，甚至整個產業格局的興起與殞落。當我們已清楚AI大模型即將重塑未來十年的產業樣貌，或許網際（行動）網路曾走過的歷程，正可作為產業AI戰略規劃的重要借鏡。

和一個人一生中相關的數字，都可以在圓周率的某一個位數找到。這是因為圓周率（π）是一個無理數，也就是說，它的十進制展開既不終止也不循環，並且其數字序列是隨機的。儘管目前沒有證據能證明圓周率的數字完全隨機，數學家普遍認為圓周率的數字分布沒有任何規律或模式，每個數字序列都有可能在某一位數中隨機出現。這意味著，無論選擇哪個數字組合，包括個人的生日、電話號碼或重要年份等，理論上都能在圓周率的某個位置找到。這些數字可能會在圓周率的某個長段中出現一次或多次，具體位置由數字的隨機分布決定。這種現象與數學中的均勻分布有關，這表示所有數字（0~9）在圓周率的各個位數上出現的機率理論上是相等的。因此，任何有限長度的數字組合都有可能出現在圓周率的某個位置。以最奇特方式運用圓周率的人，應屬高德納（Donald Ervin Knuth）。1969年時他開始發展一種計算機語言，讓使用者能夠以數位方式排版數學公式。接下來高德納花十年功夫，設計一套論文排版系統TeX，並以圓周率來當開發版本編號，由TeX3開始，現在的版本是TeX 3.141592653。人類於四千年前就嘗試找出π，但直到今日，我們仍然只是接近其實際數值。首次對π進行嚴格計算的，是西元前287至212年的希臘古數學家阿基米德Archimedes），他利用畢達哥拉斯定理計算內接於圓的正多邊形與外接於圓的正多邊形的面積，因為圓的實際面積必然介於這兩者之間，因此這些多邊形的面積提供了圓面積的上、下界。他明白這樣只能得到π的近似值，而非其確切數值。透過這種方法，阿基米德推導出π介於3.1429與3.1408之間。2021年8月19日，瑞士格里松應用科技大學（University of Applied Sciences of the Grisons）計算出圓周率最精確的數值達62,831,853,071,796位數。有趣的是，神奇的AI大語言模型無法馴服π。我問7種大語言模型，卻都給我不同答案。我詢問和我相關的4個數字：「May I ask at which digit position 1026 appears in the digits of pi? 」結果每個LLM給我的答案都不同。過去的測試中，總會有幾個LLM給出相同的答案，但這次完全沒有共識。我先試GPT，得到答案6284。接著要求GPT自我驗證：「What is the four-digit sequence starting at position 6284 in the digits of pi?」結果，得到的回覆是7590，而非1026。我試Grok，得到的回覆是1639，反向驗證，也沒得到1026，而是5807。我試Le Chat（Mistral.ai），得到的回覆是176451，反向驗證，得到3141。我試Qwen2.5-Max，得到的回覆是39，反向驗證，得到7169。我試DeepSeek，得到的回覆是8580，反向驗證，得到3099。我試Tulu 3，得到的回覆是2480，反向驗證，得到3282。我再試Gemini，得到的回覆是175319，反向驗證，他不告訴我答案，建議我找數學工具來算出。我最後試Claude，他不告訴我答案。這些大語言模型給錯答案的原因是，它們試圖自行編寫程式來找答案，但程式未能正確運行。我詢問Pi-Search頁面，它回答說：「字串1026出現於位置14678。這個字串在π的前2億位數字中出現20,130次。」這應該是正確答案。我的測試是在2025年2月24日。在告知GTP或Grok網路上特定數學工具可給答案時，它們的確會認錯，並依我建議，運用工具找到正確答案。隨著大語言模型的進化，也許未來能在第一次詢問時給出正確答案。

蘋果（Apple）創辦人Steve Jobs 曾說：「Everybody should learn to program a computer, because it teaches you how to think.」隨著人工智慧（AI）技術的快速發展，AI撰寫程式的能力已逐漸變強，可擴增人類的能力。許多AI輔助工具開始進入軟體開發領域，幫助開發者提高效率、減少錯誤，甚至自動完成部分重複性任務。終極目標是協助一般人像電腦工程師一樣，利用「 learn to program a computer」來達到「how to think」的理想。目前較為熱門的2款AI程式開發助理是Devin和Cursor，它們各自具備不同的特點與優勢，適合不同的使用情境。Devin由Cognition開發，主要定位為一個自主的AI開發助手，能夠執行完整的軟體開發流程，甚至能夠獨立完成某些開發任務。它具備高度的自主決策能力，可以設定開發環境、重現錯誤並進行修復，甚至執行軟體測試，無需開發者過多干預。使用者與Devin主要透過對話介面進行互動，開發者可以像管理人類工程師一樣，指派任務並監控其進度。此外，它在一個安全的沙盒環境內執行，內建開發工具，能夠與不同的技術堆疊無縫整合。Devin最大的優勢在於高自主性，能夠有效地幫助開發者處理從程式碼撰寫到測試的完整開發流程，適合希望讓 AI 執行較為獨立開發工作的團隊或個人。Cursor則是一款AI強化的程式碼編輯器，設計理念與 Devin不同，主要專注於提供即時AI協助，而非完全獨立執行開發任務。Cursor的AI代理能夠理解開發者的指令，並透過推理與工具整合，執行程式開發相關的任務，減少開發者的負擔。其 AI 代理基於Composer平台運作，使其可以與各種開發工具無縫連接。此外，它允許開發者導入擴充功能、主題、快捷鍵等，使其保持與傳統開發環境一致的使用體驗。同時，它提供隱私模式，確保程式碼不會被遠端儲存，並符合SOC 2安全標準，適合對程式碼隱私有高度要求的開發者。Cursor更適合習慣使用傳統編輯器的開發者，能夠提供即時的AI協助，減少開發過程中的繁瑣工作，提高編碼效率。這兩款工具在自主性、使用方式與環境整合方面存在明顯差異。Devin具備高度自主性，能夠獨立執行完整開發任務，而Cursor則更專注於即時AI輔助，適合需要持續手動操作的開發者。如果需要AI獨立完成開發流程，Devin是更好的選擇。如果希望在程式碼編輯器內獲得 AI 協助，並維持熟悉的開發環境，Cursor 是更理想的選擇。Devin和Cursor代表2種不同的 AI 助理設計理念Devin 偏向於自動化與自主開發，Cursor則著重於輔助開發者完成日常編碼工作。最終的選擇取決於開發者的需求——如果希望 AI 來執行完整的開發任務，Devin 更具優勢；如果更需要一款能夠提高編碼效率的AI編輯器，Cursor會是更合適的選擇。隨著 AI 技術的不斷進步，這兩款工具也將持續發展，未來可能會帶來更多令人期待的功能與應用。

2022年6月英國白金禧年（Platinum Jubilee）慶祝女王登基70周年活動中，伊莉莎白二世女王（Elizabeth II；1926～2022）的3D全像（Holography）被投射在金輝燦爛的皇家金馬車（Gold State Coach）窗戶上，這場景迅速吸引全球觀眾的目光，成為當天慶典的亮點之一。透過結合尖端科技與歷史文物，這次盛事展現虛實整合（Cyber-Physical Integration）的非凡潛力。這項技術讓歷史融入現代生活，創新地連結過去與未來，為文化遺產的展示開啟新篇章。虛實整合技術能即時監控、調整並優化現實世界的運作。這一技術已廣泛應用於自動駕駛、智慧城市與醫療等領域，而此次全像投影與金馬車的結合，則將其創意應用拓展到文化與娛樂產業。女王3D影像投射於擁有260年歷史的馬車上，參與白金禧年遊行，展現科技與歷史的完美融合。伊莉莎白二世女王的3D影像取材自1953年女王26歲時加冕典禮的珍貴存檔畫面，經過數位化處理與解析度提升後，這段影像得以在現代投影設備上清晰呈現。經由精密的投影技術，影像被準確映射到馬車窗戶上，營造出女王仿佛親臨現場的真實感。這種虛實結合的手法讓觀眾彷彿回到1953年，見證女王加冕的歷史時刻。金馬車本身是一件藝術與工程的雙重傑作。它於1762年完成，整體以鎏金木材製成，並飾有精美的天使、海神與獅子頭雕刻，象徵英國的國家力量與海上霸權。這輛馬車長約7米、高約3.7米，重達4噸，由8匹馬以步行速度拉動。馬車內部同樣豪華，以絲綢與天鵝絨裝飾。這一歷史文物多次經歷修復，至今仍然完好，成為英國皇室的重要象徵。將3D影像技術與擁有高度歷史價值的金馬車結合，是一項極具挑戰性的技術工程。由於金馬車的歷史價值極高，工程師設計了非侵入性的安裝方式，避免對文物造成損害。輕量化的投影設備被巧妙安裝在馬車內部及其周邊，確保整體視覺效果不受干擾。為確保虛實完美融合，工程師需克服影像穩定性與同步性等技術難題。他們利用高精度追蹤技術，確保影像與馬車移動完美同步，並特別設計投影系統以降低窗戶反光對影像品質的影響。這些技術突破為未來類似應用樹立新標杆。伊莉莎白二世女王3D影像與金馬車的結合，是虛實整合如何重新定義文化遺產的最佳例證。展望未來，虛實整合有望成為文化遺產保存與傳承的核心技術。透過更多元的數位手段，歷史文物可以超越地理與時間的限制，成為全球共享的資產。

如果一個產業的2種競爭策略在不同時間都有可能成為產業的主要型態，當產業的條件有所變遷後，競爭策略的廻擺也是理所當然。2012年台積電在28奈米平台製造Xilink Vertex-7 2000T FPGA（Field-Programmable Gate Array），這是在晶圓代工廠量產先進封裝的濫殤。注意，原先已經分割的晶圓製造和封測的2個價值鏈節點，又重新被整合在同一製造體系之下。FPGA是半導體產業快速測試IC線路的重要工具。在FPGA上一個晶片擁有數量龐大的電晶體，常常是同一邏輯製程中電晶體數目最高的晶片，因此FPGA晶粒的尺寸通常比較大，晶片的良率有相當的挑戰性。利用先進封裝CoWoS來製造FPGA的理由是先製造FPGA小晶片（chiplet）以提高良率，並且利用CoWoS的特性獲得較高頻寬、較低功耗、提升總電晶體數目等優勢。 抽象一點來講，晶片製造在物性和電性接近自然極限時，創造新經濟價值的手段必須從以前單靠製程微縮延伸到封測、甚至到系統設計方面，這價值點創造的移動也誘發競爭模式的變遷。 如果晶圓製造代工將委外封測整合入其生態系或公司只是單一公司的個別行為，2016年半導體產業將原先國際半導體技術路線圖（ITRS；International Technology Roadmap for Semiconductor）變更為異質整合路線路（HIR；Heterogeneous Integration Roadmap）則是國際半導體產業的集體意志。 ITRS專注的是傳統電晶體的縮放（traditional transistor scaling），也就是晶片製程節點的進展；HIR則轉向推動異質整合、先進封裝與系統創新（system innovation）。這是個產業認知中里程碑式的變更：半導體創造價值的方向增加了！除了極少數幾家廠商還能在先進製程持續推進外，業界協力的價值創造方向已經轉向到單一晶片製造之外的領域，特別是多晶片、異質晶片的系統整合。 這個趨勢不只發生在晶體製造的前、後端。2024年初新思科技（Synopsys）合併Ansys（主要產品為工程模擬與分析），主要原因就是在目前半導體產業演化的趨勢下，自動化設計IC線路不能只考慮晶片本身的功能和效益。晶片置入先進封裝、系統組裝的諸種物理、化學、電磁等特性，在設計伊始時就必須納入考量。 目前的晶片系統散熱考量當然是顯學。除此外，像晶片製作過程中的應力（strain）、電磁波的發射以及對處於同一堆疊其它晶片的影響、矽光子中光子的傳遞、消散以及光信號與電信號的轉換、以及在封裝後整個系統預計的表現等，都是在晶片設計時應該一路考慮到底的。也就是說，雖然仍做EDA的設計輔助本業，但是考慮的視野垂直整合完整的半導體的價值鏈，這就是新思科技從矽晶到系統（Silicon to Systems）策略。 半導體產業趨勢又轉向垂直整合。只是與最先的統包式垂直整合有很大的差異。像在晶圓代工與OSAT的垂直整合—虛擬的或實際的—只專注在製造的領域，而新思科技只專注在設計自動化領域的垂直整合。 許多在EDA還未問世時即已出現的概念如為可測試而設計（DFT；Design For Testability）、為製造而設計（DFM；Design For Manufacturing）、為可靠性而設計（DFR；Design For Reliability）、為系統而設計（DFS；Design For Systems）等現在都重新浮上檯面，成為企業的口號以及產品實施的重點。 這個趨勢也與現在流行的工程詞彙「共同最佳化」（co-optimization）有極強的關連性。製程的緩步推進已經很難為半導體提供足夠的新經濟價值，譬如DRAM從1z推進到1a製程節點只能略為改善記憶體的密度，但是每個位元的成本已經降不下來；又如邏輯製程在過去可以在晶片設計時尋求效能和功率之間的均衡，做出速度夠快又不會發燙的晶片。但在製程微縮變緩放慢後，晶片上沒有足夠的參數餘裕來兼顧二者，只能一味的追求極致的速度，而將提供電力和散熱問題留在先進封測與系統上去解決。共同最佳化的直白話就是將系統中每一成分單元和每一環節的餘裕都一起釋放出來，這就提供新垂直整合的堅實基礎。 至少我們在製造和設計的半導體次生態區看到開始垂直整合的返祖現象，其他的次生態區譬如製造設備或者材料供應商怎麼重新定位自己、制定策略呢？

在半導體產業發展迄今的70幾個年頭，有一甲子的時間整個產業的動向是解構產業價值鏈，變成單獨的價值鏈節點（value chain node）。 在1950~70年代，最早期的半導體公司如仙童半導體（Fairchild Semiconductor；1957）、美國無線電公司（RCA Semiconductor；1960s）、通用儀器（General Instrument；1960s）、德州儀器（Texas Instrument；1951）、摩托羅拉半導體（Motorola Semiconductor；1949）等，這些公司在今日半導體產業的分類都是清一色的整合設備製造商（IDM；Integrated Device Manufacturer）。 現在的IDM多指從晶片設計、晶片製造、晶片封測一路走到底的垂直整合公司，但是彼時的IDM更名符其實—它們連半導體製造及封測設備都可以一併自己製造，在50年代，這是主流。60年代，才逐漸轉向使用專業設備製造商的產品；70年代後，使用協力廠商製作的半導體製造設備才成為業界的主流業態。現在重要的半導體設備廠商如東京威力科創（Tokyo Electron；1963）、應用材料（Applied Materials；1967）等就是在60年代才成立的。 更有甚者，這些半導體晶片製造廠商本身就是電子系統廠商的一部分或者子公司，其本身成立的部分目的就是進入新科技領域以及垂直整合零、元件部分進入系統。以後進入半導體製造業的日韓廠商更是如此，其母公司幾乎清一色都是電子系統的製造商。 至於IC線路設計，當然在公司內部完成，而且因為當時的IC線路相對簡單，人工設計是常見做法（common practice）。 只有在化學用品上，半導體公司才委外向一般的化學材料公司訂制，譬如信越化學（Shin-Etsu Silicon；1953）和勝高（Sumco；1953）等。 所以在半導體產業發展的初期，現今所看到半導體產業價值鏈各節點譬如IC設計、製造設備、晶圓製造、封裝測試等，在早期的半導體產業的競爭樣態中主要以垂直整合的方式在價值鏈中獲取儘最多的價值節點以擴大競爭優勢，而反映出的公司型態就是IDM。 日月光（ASE Technology Holding；1984）和矽品（SPIL；Siliconware Precision Industries；1984）出現後開始將封裝測試從垂直整合的半導體價值鏈分割出來；雖然艾克爾（Amkor Technology；1969）很早就成立以委外組裝和測試（OSAT；Outsourced Semiconductor Assembly & Test）為主要業務的公司，但是到了日月光和矽品等出現之後，OSAT才為半導體產業的主流。 台積電（TSMC；1987）的出現讓製造價值鏈節點的分割更進一步。代工不是創新，專業代工（pure-play foundry）才是。 其實之前的IDM廠很多也都兼營代工，用以提高製造設備的稼動率（utilization rate），增加收入。如果不是這樣，也很難理解為什麼在80年代初、中期的IC設計、無晶圓廠（fabless）公司如高通（Qualcomm；1985）等如何開展他們的產品製造了。 專業代工模式初期的優勢比較，展現於客戶信賴與生態系的打造。一直到2000年後，DRAM先因為電容微縮的困難，拱手讓出半導體產業技術驅動者（technology driver）的位置、Flash短暫的替手後，邏輯製程成最終的半導產業技術驅動者。這時候專業代工模式的技術研發規模經濟開始發揮顯著效益，與IDM的商業模式競爭，在多個半導體次領域中取得優勢。 在半導體產業發展的一甲子中，產業發展的方向朝向解構產業高度整合的價值鏈，變成單獨存在的價值鏈節點，如電子設計自動化（EDA；Electronics Design Automation）、製造設備、材料、晶圓製造代工、委外組裝及測試等，並且在各價值鏈節點上，利用專注所造成的規模經濟取得競爭優勢。 特別是在邏輯線路的領域中，這個專注於單一價值節點的策略逐漸取得優勢。但是這個模式並不是在所有半導體次領域中都靈光。譬如在功率元件令域中，IDM廠商還是主流，並且大多主要廠商都是從線路設計一路做到模組（module）；記憶體產品到目前也還是以IDM為主要經營型態，原因另外為文論述。 裂解垂直整合的價值鏈成為各自獨立的價值鏈節點還能取得更高效率的運作和利潤，自有它的深層技術原因：此時的半導體發展在核心的環節如設計、製造、封測等都還留有相當的物性和電性的餘裕，各相鄰的價值節點之間可以靠共同約定的標準介面來協作，毋需太多額外的溝通，因此獨立、專注的價值節點經營可行，並且可以建立規模經濟，特別是在技術研發方面。這一點對於以後產業型態的發展持續佔有重要的影響力。

《孫子兵法》說：形之，敵必從之，讓對手在自己定義的遊戲規則底下參與遊戲，是競合過程中取得有利地位的關鍵戰略。在半導體的世界裡，美國才是遊戲規則的制定者，而中國也試圖以自家的市場挑戰美國制定遊戲規則的影響力，但每一次遊戲規則的改變對亞洲供應鏈業者而言都是新的挑戰。過去兩、三年真正改變遊戲規則的是NVIDIA與OpenAI的架構，而在2025年初橫空出世的DeepSeek，結構性的調整改變算力的價值，以及對於高階晶片的依賴，事實上也就成為遊戲規則的制定者。過去得將大量資源挹注在後端算力的資金與人力，可能往前端的終端設備移動，除了NB、手機兩大成熟市場之外，包括電動車、無人機、人形機器人與智慧眼鏡等新興產品，背後配套的半導體晶片都成為眾所矚目的焦點，產業重心慢慢的往邊緣運算移動，這樣的大趨勢也影響到設計的概念、上市時程、生產製造的生態系。聯發科說，他們不再只是一家IC設計公司，而是一家系統整合與設計公司。對EDA公司而言也必須考量Design for System, Design for manufacturing，從設計概念到生產流程的模擬作業都是新思科技（Synopsys）以350億美元價碼購倂Ansys的原因。上下游高度連動，改善生產效率已經成為顯學，並且延伸到先進封裝等作業流程，現在再以傳統精緻分工、各自謹守專業的方法經營事業，顯然已經無法滿足產業或客戶的需求。當我們前瞻封測產業時，先進封裝的商機快速成長，相互依存，如何建構生態系將是產業發展的關鍵，週邊產業的生態系就更為重要，產業聯盟的布局導致更多的合作，但也出現更多的模糊地帶。當IC設計公司走向系統設計，EDA公司模擬後端製程可能面對的問題，甚至ASML不能只侷限在微影設備，這對於半導體產業的發展模式將帶來結構性的改變。從1990年代開始，台灣承接美系電腦品牌大廠的OEM訂單，台灣新興廠商將各種零組件拆解，將印刷電路板、主機板、電腦系統，甚至週邊的連接器、電源管理IC做到極致，最後更延伸到通吃全球高階晶片的製造。由於專業分工，台商專注本業，不與客戶競爭的產業性格，帶給台灣無與倫比的國際競爭力，也深獲美系原廠的信賴。現在台商的挑戰除了因應遊戲規則的改變，來自各國政府對於晶圓製造的期待更是台灣半導體業難以承受之重。「德厚信矼」，與本身實力相稱的國際地位才是長期生存之道，美國希望台積電加速前往美國設廠之際，加上台灣本身土地、人才、電力等基礎資源的考量，台積電「安內攘外」的策略已經隱然成形，也就是最先進的製程一旦達到適當的良率就往海外移動的策略，既符合國際社會的期待，也才能確保台灣最大的利益。