创意电子发布业界带宽最大、功耗最低GLink 2.0解决方案

先进定制化IC领导厂商创意电子(GUC)今日8/31宣布，推出第2代 GLink 2.0(GUC multi-die interLink) 界面，采用台积电5纳米制程与先进封装技术，并成功完成矽验证，可应用于人工智能(AI)、高效能运算(HPC)及多种网络应用的多晶粒整合设计。

GLink 2.0延续上一代GLink 1.0产品的特色，可支持InFO_oS与所有类型的CoWoS(包括矽中介层与有机中介层)。GLink 2.0能完整兼容GLink 1.0，在相似功耗的表现下，每条通道的传输速度、边界与面积效率都可增为两倍。

GLink-2.0能在1公厘边界上，以1.3Tbps速度传输全双工流量，以最有效的方式运用稀少的晶粒边缘资源。业界多家主要AI与网通客户已在新一代产品中导入GLink 2.0，预计自2023年起量产。

GLink 2.0功耗比其他采用封装基板之XSR SerDes方案低2倍以上，以每10Tbps的全双工流量计算，GLink 2.0功耗比其他基于SerDes方案减少10到15瓦，占用的面积与边界范围也减少2倍以上。此外，SerDes方案消耗恒定功率，因此无论实际数据传输量降低或闲置，功耗仍维持不变。

GLink平行汇流排是依据实际数据传输量决定功耗，甚至可透过数据总线反转(DBI)以减少数据切换率，进一步降低功耗。如此一来，与SerDes方案相比，实际工作负载的功耗可减少10至20倍。

GLink IP包含类比与数码部分，其界面可直接与使用者界面或AXI等常见汇流排连接。透过非同步FIFO，允许各种比例的传输与接收频率，从而提高系统灵活性。GLink 内含连结训练(Link Training)硬件状态机器和运行期间自动电压-温度变化追踪，使用者不需额外透过软件操控。

不论是在生产测试或实际运作期间，GLink皆可使用备援通道替换故障通道。另外proteanTecs的通用芯片遥测(Universal Chip Telemetry；UTC)技术已经整合至GLink实体层，可在正常运作期间监控每个实体通道的信号品质，决定是否要以备援通道替换信号品质较差的通道，以防止系统失效并延长产品寿命。

除上述的GLink 2.0，GUC也正在开发下一代的GLink解决方案，将采用台积电5纳米与3纳米技术生产，可实现功耗相近、零错误的2.5Tbps/mm全双工流量，预计于 2021年第4季及2022年第1季正式推出。

创意电子总经理陈超乾博士表示：「5G与AI为数码转型奠定基础，支持智能联网、数据中心与边缘运算/智能物联网等应用，其重要推手包括HPC平台、2.5D/3D先进封装、特殊应用集成电路(ASIC)以及可扩充的处理器等。透过GLink 2.0的完整矽验证，创意电子承诺提供最具竞争力的先进封装技术解决方案，为数码转型做出贡献。我们提供业界领先的HBM2E/3实体层与控制器、GLink 2.5D与3D晶粒对晶粒界面、CoWoS与InFO_oS先进封装设计与制造、电气与热力模拟、DFT与生产测试。」

创意电子技术长Igor Elkanovich表示：「我们开发出满足功耗大于1000瓦与超大面积ASIC的严苛要求之GLink IP，我们测试了所有不同运作条件下的可靠与稳定性，即便是在最严苛的运作场景下，GLink 2.0仍能维持零错误传输。基于对台积电2.5D与3D先进封装技术的深度了解，我们开发出带宽最大、功耗最低的晶粒对晶粒界面，并致力在维持低功耗与低延迟的前提下，每年提升两倍的带宽密度，以打造未来的CPU、GPU、DPU、AI与网络处理器。」