新思与台积电透过认证设计流程加速3DIC设计

新思科技宣布已与台积电合作，双方已就采用新思科技 Compiler产品的先进封装解决方案，提供通过验证的设计流程，可用于以矽晶中介层(silicon interposer)为基础的基板上晶圆芯片封装(Chip-on-Wafer-on-Substrate；CoWoS-S)以及高密度晶圆级且以RDL为基础的整合扇出型封装(Integrated Fan-Out；InFO-R)设计。3DIC Compiler针对现今复杂多芯片(multi-die)系统所需的封装设计提供的解决方案，可用于高效能运算、汽车和移动等应用。

台积电设计建构管理处资深处长Suk Lee表示，AI与5G网络等应用对于较高水平整合、较低功耗、较小尺寸以及更快生产速度的需求日益增加，带动了先进封装技术的需求。台积电创新的3DIC技术如CoWoS和InFO等，让客户能透过更强大的功能性和增强的系统效能，以更具竞争力的成本实现创新。与新思科技的合作为客户提供了通过认证的解决方案，从而基于台积电的CoWoS和InFO封装技术进行设计，以实现高生产力及加速完成功能性矽芯片。

新思科技3DIC Compiler解决方案提供完整的芯片封装协同设计和分析环境，可在封装设计出最佳的2.5D/3D多芯片系统。该解决方案包含了台积电设计巨集(design macro)的支持和以高密度中介层(interposer)为基础、使用CoWoS技术之导线(interconnect)的自动绕线(auto-routing)等功能。针对以RDL为基础的InFO设计，则透过自动化的DRC感知之全角度多层信号和电源？接地绕线(power/ground routing)、电源？接地平面设计和虚拟金属填充(dummy metal insertion)，以及对台积电设计巨集的支持，能将时程从数个月缩短至数周。

对CoWoS-S和InFO-R设计来说，晶粒分析需要在封装环境和整个系统下进行。就设计验证和签核而言，晶粒感知(die-aware)封装和封装感知(package-aware)晶粒电源完整性(power integrity)、信号完整性和热分析(thermal analysis)皆非常重要。新思科技的3DIC Compiler整合了安矽思(Ansys)芯片封装协同分析解决方案RedHawk系列产品，能满足此关键需求，实现无缝分析(seamless analysis)且能更快速聚合成最佳解决方案。此外，客户可藉由消除过度设计来实现更小的设计以及达到更高的效能。

新思科技设计事业群系统解决方案资深副总裁Charles Matar说道，对于想要利用多芯片解决方案设计出新一代产品的客户，新思科技与台积电深知其所面临的设计挑战，而双方的合作正提供客户一个最佳的实作途径。透过在单一的完整平台上提供原生实现矽中介层和扇出型布局、物理验证、协同模拟和分析功能，让客户得以因应现今复杂的架构和封装要求，还能提高生产力并缩短周转时间。