亚智科技力推CoPoS从圆转方封装制程带动AI芯片产能跃进

Manz亚智于SEMICON Taiwan展示CoPoS。Manz

随着AI浪潮席卷，各界对AI芯片的需求持续高涨。惟在当今2.5D与3D封装技术当中的CoWoS（Chip-on-Wafer-on-Substrate）主流架构下，受限于12寸晶圆承载的芯片数量过低，因此在可预见的未来几年内，注定让AI芯片维持物以稀为贵局面，难以满足快速飙升的AI应用发展需求。

为扭转AI芯片生产效能低、生产成本高的困局，业界开始寄望于面板级封装（PLP）技术，以成就更大生产面积，大幅提高AI芯片产能。但不可讳言，在PLP落地实现过程中无论制程或材料，均有诸多亟待克服的难题。

着眼于此，身为面板级封装PLP先行者、且位居RDL制程设备领导供应商的亚智科技Manz，提出CoPoS（Chip-on-Panel-on-Substrate）突破性的生产新概念，希冀透过长年钻研PCB、IC载板、面板、封装等制程工艺所淬链的深厚底蕴，形塑「CoWoS面板化」新解方，将芯片排列于方形基板取代圆形基板的封装架构，以加速打通AI芯片量能提升的任督二脉。

面板级封装，为突破AI芯片产能瓶颈的正解

亚智科技总经理林峻生表示， 先进封装架构大致分三个结构，依序为芯片层、矽中介层（Silicon Interposer）、载板（IC Substrate）。因IC的脚位愈来愈小，线宽线距愈来愈窄，造成载板难以匹配，故需仰赖RDL增层技术重新分布脚位，让线路变宽，以顺利连结至PCB，显见RDL细线路增层成为提升芯片封装良率的要角。

CoWoS未来的难题是什麽? 随着AI 芯片时代进化，单一AI芯片组封装包覆的Die数量必然增，导致整个封装尺寸愈来愈大。以主流品牌的AI芯片的CoW而论，其尺寸将从2023年的50x54mm，一路扩展至2026年66x68mm、2027年80x80mm；意谓12寸晶圆所能产出的AI芯片组数量，将从14颗递减为11颗、4颗。由于CoW产能日益吃紧，亦将不断垫高AI芯片组生产成本。

林峻生说，反观面板级封装尺寸，不论700mm x 700mm、600mm x 600mm，甚至最小的510mm x 515mm，生产面积都是12寸晶圆的数倍之多，加上方形基板更易实施芯片布局摆放，也就不难理解IC公司为何认定PLP是大势所趋，连带为CoPoS造就莫大机遇。

凭藉RDL研发量产经验，突破PLP制程挑战

面板化概念一是封装之中介层从Wafer改为Panel型式生产，另一则是针对IC载板，由有机载板改为玻璃载板。随着Intel于2023年宣布将下一代载板转为玻璃载体，主要透过玻璃通孔（TGV）制程技术形成导电层，通连芯片上下电路的基板。主要看重玻璃相较有机板不易翘曲、信号不受干扰且散热性佳。

Manz亚智一直以来投入RDL制程设备，目前也已开发玻璃基板制作导电层相关设备，迄今陆续开发清洗、显影、蚀刻、剥膜、电镀等完整湿制程设备，足以挟着丰富经验值，协助产业界缩短学习曲线，加速达成玻璃载板量产目标。

从圆转方的封装制程，不论是材料及设备都需投入研发量能，林峻生认为由于Panel面积大于Wafer，制程大相径庭，CoPoS制程的概念无疑是解决产能问题的最佳解决方案之一；然克服翘曲、均匀度等问题以达到高解析的导电线图案，将是对良率的一大挑战。

上述挑战，反而凸显亚智的优势与机会点。因为亚智投入面板级封装制程设备甚久，已累积丰富的量产方案交付实绩，亦深知相关客户之翘曲、均匀度议题，所以与电镀液、玻璃等材料供应夥伴紧密合作，以快速协助客户解决相关生产议题，目前Manz亚智在扇出型面板级封装FOPLP以及玻璃通孔TGV皆建置关键设备模块，为客户提供试量产前验证。

展望下一步，亚智将持续研发，力求让RDL布线结构不断突破，以满足客户对AI芯片线宽线距极小化的严格要求，从10µm 降至5µm，甚至朝2µm、1µm迈进，称职扮演先进制程的助攻角色。