先进IC封装技术往TSV 3D IC为必然发展方向

高整合与高效能兼顾　台积电先进封装技术朝TSV 3D IC技术发展   数据来源：TSMC，2020/8

2016年台积电击败三星电子(Samsung Electronics)，取得苹果(Apple)A系列应用处理器独家晶圆代工订单，其中所凭藉的，除优异的制程微缩技术外，当时台积电所开发全新IC封装技术整合型扇出晶圆级封装(Integrated Fan Out Wafer Level Package；InFO WLP)亦成为胜出关键因素之一。自此，也让后段IC封装技术成为IC制造重要显学。

5G加AI　IC制造所面临挑战

在5G与人工智能(AI)引领下，让移动运算(Mobile)与高效能运算(High Performance Computing；HPC)等领域成为全球半导体市场重要成长动能，这也使得相关核心运算芯片制造除面临高效能、低成本、低功耗、高安全，及小面积等挑战外，晶圆代工业者在摩尔定律(Moore's Law)推进速度放缓情况下，系统单芯片(System on Chip；SoC)已难满足终端市场及时上市(Time to Market)与多功能整合的要求。

此外，也正因5G与AI技术普及，相关核心运算处理器亦朝多芯片整合与存储器整合两大方向发展。其中，多芯片整合方面，IC制造业者将面临高I/O密度、高设计弹性、小间距互连等技术挑战。在存储器整合方面，IC制造业者亦将面对存储器高容量、高带宽、高效能与低功耗等技术上要求。这也使得包括晶圆代工与整合元件厂(Integrated Device Manufacturer；IDM)等IC制造业者相继投入先进封装技术领域。

台积电于先进封装布局

实际上，台积电早于2011年下半就已跨入后段IC封装领域，推出结合矽穿孔(Through Si Via；TSV) 技术，并在芯片与基板间插入矽中介层(Silicon Interposer)的2.5D　CoWoS(Chip on Wafer on Substrate)封装制程。

若与垂直堆叠的层叠封装(Package on Package；PoP)与系统级封装(System in Package；SiP)解决方案相较，台积电CoWoS由于走内部信号，效能与低功耗表现上优于PoP与SiP，但由于采用矽中介层与矽穿孔技术，制造成本远高于PoP与SiP。此外，台积电CoWoS解决方案芯片是以side-by-side方式将芯片并排在矽中介层上，因此，IC面积也大于PoP与SiP的解决方案。

随台积电制程微缩技术与IC设计能力推进，加上良率提升，CoWoS也由4颗现场可程序逻辑闸阵列(Field Programmable Gate Array；FPGA)芯片并排同质整合的第一代产品，到单一核心运算芯片搭配多组高带宽存储器(High-Bandwidth Memory；HBM)异质整合的第二代产品，2020年将推出多颗核心运算芯片搭配多组HBM的第三代CoWoS，不仅能将中介层面积有效提高至3倍，也将使HBM存储器容量最高可提升至128GB，大幅提升HPC芯片的运算效能。

由于CoWoS采用在矽中介层上进行矽穿孔的制程，制造成本相对偏高，封装后IC面积较大，较不适用于移动设备产品，因此，台积电于2014年推出晶圆级封装InFO解决方案。

InFO基本上就是将有着已知合格晶元(Know Good Die；KGD)的重构晶圆放在载体上，并经过晶圆级压缩成型，并使用薄膜技术进行重分布线路制程(Redistribution Layer ；RDL)，再进行晶圆级组件分拆制程。InFO基本上属于晶圆级封装，具有IC面积较小的优势，加上封装无需采用矽中介层或载板等材料，因此，与CoWoS相较，InFO具整合能力更高与低成本的竞争优势。

在看好HPC将成为未来半导体市场重要成长动能前题下，台积电也将InFO技术持续升级，除在2019年相继推出InFO_OS(on Substrate)与InFO_MS(Memory on Substrate)等解决方案，主要即是整合多颗SoC芯片，及SoC芯片整合HBM，以InFO技术封装，达到效能提升与提高存储器容量的目的。

2020年8月台积电更进一宣布推出将包括芯片阵列、电源供应、散热模块等整合，利用高达 6 层RDL制程技术，将多颗芯片及电源分配功能连结，再将其直接贴合在散热模块上的整合型扇出系统级晶圆(InFO System on Wafer；InFO_SoW)技术。台积电也凭藉InFO_SoW技术加7纳米制程，取得博通(Broadcom)与特斯拉(TESLA)共同开发车用HPC芯片代工订单。

台积电、三星、英特尔皆发展TSV 3D IC封装技术

无论是CoWoS或InFO解决方案，皆采芯片并排方式加以封装，虽因芯片与芯片并排距离拉近而达到封装后IC面积缩小目的，但仍较采垂直堆叠的PoP与SiP封装解决方案的IC面积大许多。

因此，包括英飞凌(Infineon)、飞思卡尔(Freescale)、日月光(ASE)等封测厂与IDM分别推出3D FOWLP解决方案。但无论是那一家3D FOWLP解决方案，上层芯片仍是采载板与打线方式加以连结，所以将降低FOWLP在效能提升的优势。

在高效能、高整合、小面积、低功耗等IC产品要求下，加上各IC制造厂商皆希望能与客户达成更紧密的合作，除台积电外，三星、英特尔(Intel)等大厂亦加速先进封装技术开发与产能布建，打造整合IC前后段制程一条龙供应链，并先后推出采TSV技术的异质整合3D IC解决方案。

英特尔于2018年12月即出命名为「Foveros」3D逻辑芯片封装技术，其架构为透过TSV技术与微凸块(micro-bumps)，将不同的逻辑芯片以Face-to-Face方式堆叠并连接起来。

根据英特尔所发布数据，Lakefield处理器不仅在单一芯片中使用一个10nm FinFET制程的主核心，还配置4个10nm FinFET制程的小核心，此外，还内建LP-DDR4存储器控制器、L2和L3快取存储器，及一个11代的GPU，但整体IC面积仅12mm x 12mm，所仰赖的就是Foveros 3D封装技术。目前英特尔Foveros技术已应用于10纳米制程，未来也将往7纳米制程推进。

三星于2020年8月宣布推出名为「X-Cube」3D IC封装技术。事实上，三星已透过X-Cube封装技术将4颗SRAM堆叠在逻辑核心运算芯片上，并透过TSV技术进行连接，X-Cube封装技术已应用于7nm EUV制程，并在次时代5nm制程进行验证，未来将锁定HPC、5G、AI等应用领域。

台积电在2018年技术大会中即宣布推出系统整合芯片(System on Integrated Chips；SoIC)的异质整合多芯片3D IC封装技术。

实际上，SoIC封装技术建构在Wafer-on-Wafer(WoW)与Chip-on-Wafer(CoW)多芯片堆叠技术上，以Face-to-Face或Face-to-Back方式堆叠，并采用TSV技术将芯片加以连结。由于SoIC是采3D堆叠方式进行封装，因此，IC面积将明显较CoWoS及InFO缩减。

台积电更在2020年8月技术大会中宣布，将 CoWoS、InFO、SoIC、Chip on Wafer、Wafer on Wafer等先进3D封装技术汇整，推出TSMC 3D Fabric平台，以解决为客户整合逻辑芯片、高带宽存储器、特殊制程芯片的需求。