Cadence推DDR5初版界面IP原型设计

吴冠仪／台北
益华电脑(Cadence Design Systems, Inc.)针对JEDEC正在制定中的DDR5标准初版，已完成首款界面IP原型设计。Cadence测试芯片采用台积电的7纳米制程，可达每秒4400MT/s数据传输率，与目前最快商用DDR4存储器的每秒3200 MT/s相较，提高37.5%。由于此一重大里程碑的达成，高端服务器、储存和企业级应用的SoC供应商，现在得以利用Cadence通过芯片验证的PHY和控制器IP，着手进行DDR5存储器子系统的开发。

台积电设计基础架构行销事业部资深协理Suk Lee表示，台积电深知新一代DRAM对企业和数据中心顾客而言的重要意义。Cadence在领先的7纳米制程上，证明了与原型DDR5存储器装置的互用性，为台积电未来制造服务器及储存装置芯片提供更高带宽和密度的解决方案。

美光科技运算与网络业务部总监Ryan Baxter说，依据Cadence的 DDR PHY确认与互用性计划，美光科技已就DDR5标准的初步版本向Cadence提供最初存储器原型设计。看到Cadence的DDR5 IP测试芯片能够持续以每秒4400MT的速度与我们的DDR5原型存储器装置互用。

Cadence IP事业群资深副总裁暨总经理Babu Mandava提到，Cadence在不断推动新一代高速存储器运用于服务器、储存装置和企业设备方面迈出了一大步。采用DDR5的系统将能够在带宽上超越DDR4，所需的每位元传输耗用功率也较少，因此这些系统相较于DDR4得以在更大的数据组上进行更多运算。Cadence新一代DDR IP现已就绪，随时可供设计实现，期待能够实现DDR5 SoC设计。

Cadence现已就绪助力客户展开整合DDR5 存储器界面的SoC设计。