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Cadence与台积电推动5nm与7nm+创新

  • 吴冠仪

益华计算机(Cadence Design Systems, Inc.)持续与台积电合作,推动行动及高效运算(HPC)平台的5nm和7nm+ FinFET设计创新。Cadence数码、签核与客制/类比工具已于台积电5nm及7nm+制程获得最新设计规则手册(DRM)及SPICE认证。对应制程设计套件(PDK)现已开放下载。

Cadence所提供从设计实现到最终签核的完整数码设计流程,已通过台积电5nm及7nm+制程认证。Cadence的7nm+制程全流程包括 Innovus设计实现系统、Quantus萃取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案、Voltus-Fi客制电源完整性解决方案、实体验证系统(PVS)及布局依赖效应(LDE)电力分析。针对5nm制程认证的工具包括Innovus设计实现系统、Quantus萃取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案、Voltus-Fi 客制电源完整性解决方案、PVS中的电路布局验证(LVS)功能和LDE电气分析器。

Cadence的7nm制程数码与签核功能也备有5nm及7nm+制程。其中有些功能包括设计流程中的金属切割处理、通路铜柱支撑、时脉网格以及汇流排绕线。这些能力使得客户能够成功设计出具有更佳功率、性能与面积(PPA)指标的行动和HPC系统,同时减少迭代,并达成成本与性能目标。

经过认证的客制/类比工具包括Spectre加速平行模拟器(APS)、Spectre eXtensive 分割模拟器(XPS)、Spectre RF和Spectre电路模拟,以及由Virtuoso Schematic编辑器、Virtuoso布局套装和Virtuoso类比设计环境所构成的Virtuoso产品套装。

运用Virtuoso先进节点平台的最新功能和设计方法,客户得以较传统的非结构式设计方法更加提升客制实体设计产能,并且在Virtuoso和 Spectre工具的先进能力加持下,不致增加耗费精力与周期时间。

Cadence针对台积电5nm及7nm+制程技术提供多种客制/类比强化功能。例如,Cadence所推出的加速客制布局及路由方法能够帮助客户改善产能并达成其功率、多重曝光、密度和电迁移要求。此外,Cadence推出5nm制程专属的通用多网格锁点、不对称上色支持以及功率/地轨电压依存规则支持。

台积电设计基础架构营销事业部资深协理Suk Lee表示,运用最新设计规则和PDK,最具竞争力的客户已经在最先进的制程平台上开始设计复杂的SoC产品。透过与Cadence的持续合作,已就5nm和7nm+设计认证他们的工具和流程,帮助顾客在快速且可预测的时间内达成他们的设计目标。

Cadence副总裁暨数码签核事业群总经理滕晋庆博士说,过去几年来,Cadence在数码与签核及客制/类比工具工具上进行全面优化及性能改善,藉此更加积极促进先进节点的采用。与台积电扩大合作,致力开发能够支持其5nm及7nm+制程技术的工具和流程,并且Cadence通过台积电最新制程认证,将更积极与采用最先进制程节点的客户展开合作。



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