Imec携Cadence实现3纳米测试芯片

Imec与益华电脑(Cadence Design Systems, Inc.)宣布，经由双方长时间深入合作，率先达成3nm测试芯片定案。实现更先进3nm芯片设计的计划是采用极紫外光微影制程(EUV)及193浸润(193i)微影导向设计规则，与Cadence Innovus设计实现系统与Genus合成解决方案。Imec为测试芯片运用业界通用的64位元CPU，配合定制3nm标准元件库和TRIM金属的流程，将绕线间距缩小至21nm。Cadence与imec携手打造3nm实现流程的完整验证，为新一代设计创新做好准备。

Cadence Innovus为一套大规模平行实体设计实现系统，帮助工程师实现理想的功耗、性能与面积(PPA)目标的优质设计，同时加速上市时间。Cadence Genus合成解决方案为新一代高性能RTL合成与实体合成引擎，符合最新FinFET制程节点要求，可将RTL设计产能提升多达10倍。

此项计划测试EUV技术及193i微影规则以提供所需的分辨率，同时在两种不同的图案假设下比较PPA目标。

Imec半导体技术与系统执行副总裁An Steegan表示，随着制程深入到3nm节点，互连参数就更显关键。在测试芯片上投入努力积极促成了互连参数的测量和最佳化，以及3nm制程的验证。而且，Cadence数码解决方案提供此次3nm实现所需的一切。在Cadence完美整合的流程之下，这些易用的解决方案助工程团队以高产能开发出3nm规则集。

Cadence副总裁暨数码与签核事业群总经理Chin-Chi Teng博士表示，Imec最新科技的基础架构实现超越业界需求的生产前创新，是Cadence的重要合作夥伴。继Cadence与imec在2015年率先推出首款5nm测试芯片设计定案的基础上，再次携手以3nm测试芯片设计定案迈入新的里程碑，将为先进制程节点移动设备设计带来新的变革。