Cadence与台积电加速5纳米FinFET创新

益华电脑(Cadence Design Systems, Inc.)宣布已与台积电合作，实现顾客在移动高效能运算(HPC)、5G与人工智能(AI)应用领域的新一代系统单芯片(SoC)设计上的台积电5纳米FinFET制程技术制造交付。凭藉着双方的携手努力，Cadence数码、签核与定制／类比工具业已获得设计规则手册(DRM)及SPICE v1.0认证，并且Cadence IP也已可配合台积电5纳米制程。

具备整合式工具、流程及方法的对应制程设计套件(PDK)现已可供于传统及云端环境使用。此外，共同顾客业已利用Cadence工具、流程及IP完成多项台积电5纳米制程技术的完全制造开发的下线。

台积电的5纳米制程率先业界利用极紫外线(EUV)微影达到制程简化的效益，而Cadence的全面整合数码实现与签核工具流程也已取得此项制程的认证。Cadence全流程包括Innovus实现系统、Liberate Characterization Portfolio、Quantus萃取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案及Pegasus验证系统。

台积电设计基础架构行销事业部资深协理Suk Lee表示，台积电5纳米技术，解决因应AI和5G崛起而不断增加的运算能力需求。藉由与Cadence的密切合作，以最新技术协助顾客做出与众不同的设计，并更快将设计上市。

针对台积电5纳米制程技术优化的Cadence数码与签核工具提供关键层EUV和相关新设计规则支持，协助共同顾客减少重复并达成效能、面积与功耗(PPA)改良。 5纳米制程的最新提升包括运用Genus合成解决方案的预测性识别代理铜柱合成架构以及在Innovus实施系统和Tempus ECO中的细胞电迁移(EM)处理用脚位存取控制走线方法，还有Voltus IC电源完整性解决方案中的统计EM预算分析支持。新近取得认证的Pegasus验证系统支持所有台积电实体验证流程的5纳米设计规则，包括DRC、LVS及金属填充。

Cadence定制／类比工具获得台积电领先业界的5纳米制程技术认证，这些工具包括Spectre加速平行模拟器(APS)、Spectre eXtensive分割模拟器(XPS)、Spectre RF选项、Spectre电路模拟器、Voltus-Fi定制电源完整性解决方案、Pegasus验证系统以及Virtuoso定制IC设计平台，其中包括Virtuoso布局套装EXL、Virtuoso原理图编辑器及Virtuoso ADE产品套装。

Virtuoso研发团队与Cadence IP事业群持续且密切地合作，运用建立于最新Virtuoso设计平台上的尖端科技定制设计方法开发5纳米混合信号IP。藉由持续提升台积电5纳米制程及其他先进节点制程Virtuoso先进节点和方法平台上的设计方法和能力，让顾客能够突破传统非结构式设计方法的限制，达成更佳的定制实体设计产能。

新的Virtuoso先进节点与方法平台(ICADVM 18.1)具备建立5纳米设计所的特性和机能，包括加速横列定制化放置与走线方法，这种方法可帮助使用者改善产能并提升对于复杂设计规则的管理。Cadence导入多项支持5纳米制程的新功能，包括堆叠型闸极支持、通用多网格对齐、面积规则支持、非对称上色与电压依存性规则支持、类比单元支持及对于台积电5纳米技术项目中所包含各种新装置和设计限制的支持。

Cadence正在开发独到的先进节点IP产品组合以支持台积电5纳米制程，其中包括高效能存储器子系统、极高速SerDes和高效能类比以满足对于HPC、机器学习(ML)及5G基站的需求。随着台积电5纳米设计基础设施的推出，Cadence与台积电积极协助顾客解决越来越多应用领域的最新IP要求，实现新一代的SoC开发。

Cadence数码与签核事业群资深副总裁暨总经理Chin-Chi Teng博士提及，持续扩大与台积电的合作，促进5纳米FinFET采用，让顾客能够利用最新工具和IP创造先进制程设计。研发团队特别用心于新功能的开发以及性能改善，因此数码与签核及定制/类比工具和IP能够协助顾客达成一次完成矽晶设计，并在积极的时程内达成终端产品上市的目标。

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