新思科技定制化设计平台获台积电认证

新思科技近日宣布，针对台积电5纳米FinFET制程技术，新思科技的数码与定制化设计平台已通过其最新的生产就绪(production-ready)设计规则手册认证。该项认证经过多次的测试芯片投片(test chips taped out)，且多家客户目前正用以进行生产设计的开发，能协助实现各种高效能运算、高密度到低功耗移动应用等芯片设计。此项认证乃植基于双方多年来的广泛合作与严格的验证，提供可实现最佳功耗、效能与芯片面积的设计解决方案，以加速新一代设计的发展。

经强化后的Design Compiler图像合成与IC Compiler II布局绕线工具可协助设计人员充分利用台积电5纳米FinFET制程，并支持先进代理铜柱实作、multi-bit flip-flop (MBFF)banking/debanking和漏电功耗(leakage power)的最佳化。PrimeTime时序分析也经过强化，能支持跨单元布局限制以及时序导向实体察觉(physically-aware)的静态时序分析(static timing analysis；STA)之工程指令变更。透过与台积电合作，可以确保在5纳米EUV的各种功能从布局绕线到时序与实体签核，都能达到全流程关联。

台积电设计建构管理处资深处长Suk Lee表示，与新思科技持续合作，以及在5纳米FinFET制程技术初期的客户参与，使台积电可以提供以协助双方客户快速将创新产品推向市场的平台解决方案。新思科技的设计平台通过认证，让双方客户的设计得以在生产就绪的5纳米EUV-enabled制程技术中实现。

新思科技设计事业部联席总经理Sassine Ghazi说道，与台积公司就业界领先的5纳米FinFET制程进行合作，让客户能利用具备高度差异化的新思科技数码与定制化设计平台，着手进行越来越复杂的SoC的设计。双方的合作让设计人员受惠于先进EUV制程在功耗、效能及面积的精进表现，同时加速差异化SoC产品的上市时程。