新思科技IC Compiler II获台积电认证

新思科技(Synopsys)宣布，台积电(TSMC)已就其7纳米FinFET Plus制程技术的最新设计规范手册(Design Rule Manual；DRM)，验证通过新思科技的设计平台(Design Platform)。透过此项针对新思科技设计实作解决方案IC Compiler II布局与绕线系统的认证，客户得以及早采用台积电首度针对大众市场(mass-market)所推出之超紫外线光刻技术(extreme ultraviolet lithography；EUV)制程。

新思科技设计平台是以今年稍早获得台积电7纳米制程技术的认证为基础，目前已被广泛的应用市场所采用并且有多项投片与生产，包括高效能运算(HPC)及移动设备。

台积电设计基础架构行销事业部资深协理Suk Lee表示，透过7纳米FinFET Plus，更能够提供差异化的平台解决方案，协助客户在其广基市场或高价利基产品上充分获益。与新思科技的持续合作使我们能够在产能和终端市场之quality-of-results都能为客户带来高度的价值，并确保共同客户能够在产品开发周期中，尽可能获得最大的投资报酬率(ROI)。

为了在不断成长的移动设备市场和新兴的IoT市场中进一步创造差异化，特别透过PrimeTime时序分析技术实现低电压操作。例如以先进波形传递等主要技术帮助捕捉米勒电容(Miller-capacitances)及电阻中心「长尾(long-tail)」效应的先进节点影响。透过Liberty Variation Format (LVF)指定的参数芯片内变异(POCV)支持，已经扩大为可捕捉低电压时的非高斯效应。新思科技的整个实体实作及分析流程现在都支持经Liberty技术顾问委员会(LTAB)批准的LVF-based POCV，在面积及总设计功率方面提供显着的结果品质(QoR)改善，帮助客户降低变异余量。藉由导入via-pillar-aware ECO收敛，提供physically-aware signoff的进一步差异化，可协助设计人员在产能效率、良率及整体设计可靠性等都获致最大效益。

因为对于「More-than-Moore」解决方案的需求不断增加，新思科技特别提供针对台积电chip-on-wafer-on-substrate(CoWoS)封装技术的设计解决方案，利用矽穿孔(TSV)驱动中介层平台实现多重芯片相邻组装。此项解决方案包括IC Compiler II多晶粒实体实作，支持微凸块及TSV的布置、分配和绕线；重新配置层(RDL)和信号绕线，以及CoWoS互连层上的电源网格建立；以多晶粒系统的PrimeTime 时序分析确认多层晶粒与TSV、微凸块、RDL及信号绕线金属的StarRC Ultra寄生萃取支持间的IC Validator LVS连接性。这些最新技术包含分析、实施和签核验证解决方案，确保共同客户能够取得最佳系统级产品的最大投资报酬率。

新思科技设计事业群产品行销副总裁Bijan Kiani表示，经由与台积电的合作，新思科技设计平台上成功完成多项7纳米FinFET Plus生产设计。这套通过台积电认证的设计平台能够协助设计人员充分运用台积电的先进技术，实现高性能且低功耗的设计。