5G/AI芯片制程极窄线宽挑战 周边设备需优化升级

制程开发、模拟软件，也需对应制程线宽缩小、分析数据量激增进行系统与效能升级。Mentor Graphics

各大厂积极推进7纳米制程进程，半导体周边业者亦积极跟进先进制程需求推出各种解决方案，同时半导体市场也有5G通讯技术、人工智能新一代需求持续为新制程市场需求加温。

市场对半导体先进制程需求殷切，从最新颖的5G移动通讯技术到近来超夯的人工智能、智能车等新一代半导体应用，绝大多数的新应用都期待能有新半导体制程的加入，让终端应用模块能实现更小的体积、更低功耗、与更低廉的成本价格推出，让新一代智能应用快速进入市场。
 
市场需求驱动高端制程  持续推进7纳米制程开发
 
目前先进半导体技术，以12纳米与7纳米最受市场关注，在12纳米部分趋于成熟后，制程研发重心转向以7纳米或更精密制程为主，因应试产、量产等各阶段的相对应解决方案，则是新一代制程能否快速投入产出重要关卡。
 
其中，EDA(Electronic design automation)设计自动化相关解决方案，是这波半导体优化制程的重要环节，因为半导体设计工具必须能适应更小线宽设计需求，线宽更小将导致制作线路、曝光条件、材料特性极限等差异产生，衍生如待分析数据量更大、更庞杂等，原有设计工具势必需要经过扩展升级后，才能投入更小线宽的半导体设计工作。

受影响的设计工具模块包含包含设计规范检查(Design Rule Checking；DRC)、多重曝光(Multi-Patterning)、布局绕线(Place and Route；P&R)工具等，都会因为线宽变得更密集而需要重新验证EDA工具。
 
极窄线宽制程 设计模拟软件须对应升级
 
同时，也是因应线宽的大幅缩小，直接的冲击就是原有线路布局的数据运算量就会因此激增，原有EDA软件花在DRC的耗时可能会呈倍数增加，影响设计效能，随着新线宽缩小已是不可逆的发展趋势，EDA工具势必需要在运算效率上优化核心或是演算法效能，以支持更先进的半导体设计需求。
 
然而，EDA工具的另一项严峻考验其实就在半导体设计的可靠度模拟验证，可靠度表现是现今电子产品是否耐用、稳定运行的重要特性，在全新微缩线宽的制程中，相关制作程序、加工方法都已跟旧方案产生极大差距，甚至连材料特性在线宽极致缩小条件也会出现变化，这些特性上的差异在进行设计试产甚至是量产前的模拟验证，都必须能达到结果可参照的效果，否则只会让开发进程拖慢，多了更多试误成本。
 
线宽缩小考验新制程半导体可靠度表现
 
在新一代低于10纳米的线宽设计要求，半导体本身的可靠度表现一定会受到影响，碰上如静电放电(Electrostatic Discharge；ESD)与电压瞬变引起闩锁效应 (latch-up)导致半导体器件失效主要原因，问题验证都会有新的制程改善点需要处理，以强化量产制品的可靠度表现与前代产品不会产生过大差距。
 
另外，新制程通常代表原有的沟通与设计数据交换都可能出现调整与变化，为了加速设计工具与第一线开发、制造，相关沟通与系统工具也需要一同进行优化，优化成果又不能与旧系统产生大幅差距，仍须满足开发与制造前端的用户需求。缩小线宽对于数码逻辑功能半导体制品，所需考量的相对单纯，但若是复合型态的半导体制品或是类比、RF电路混合类比/数码信号的设计方案，在相关验证工具的设计上就会相对复杂。
 
先进制程可缩小一半体积、40%效能提升
 
尤其在新一代的5G移动通讯、AI智能科技应用方面，对于相关业者积极投入的10纳米制程，可能用不到多久就必须面临制程优化，透过更小线宽设计缩小关键零组件体积、功能、提升运算效能等，新的微缩制程除了半导体本身的尺寸缩小外，对于封装技术的特性加乘也相当重要，例如，应用2D/3D封装技术，将几个功能芯片整合在一个封装体中，也会比将整个系统芯片仅用一个芯片进行设计在良率、开发难度也能有效控制，虽然封装成本较高，但也能在可控的技术条件下完成高端制程整合。
 
现有FinFET制程已有7纳米成果，半导体业者多预估2018年高端半导体芯片将会以10纳米以下产品才能拉大技术差距，尤其7纳米方案也会在用量持续增加成为成熟制程，紧接于7纳米制程之后，下一代先进半导体制程方案会集中在更高端的5纳米方案，或是更先进的制程方案，才能因应新一代AI或高端5G通讯应用的进阶需求。
 
持续追求高端制程，除了半导体性能可以获得大跨幅的优化条件，在线宽缩小条件下也能使得芯片尺寸大幅缩减，例如，若以同样FinFET制程成品，旧有的14纳米制品与7纳米半导体制品的功能芯片尺寸就差距快一倍，性能的增幅至少可以达到40%提升，因应高端产品的应用需求，所投入成本的效益相对显着。
 
10纳米以下制程  考验曝光精密加工尺寸
 
但要抢进7纳米制程，挑战之一就是如何处理缩小线宽后的曝光程序，仍可维持旧制程的精密度水准，半导体厂导入先进制程必须在曝光设备进行升级投资，这部分是相当大的投入成本，必须导入极紫外线(Extreme Ultraviolet；EUV)光刻工具，利用通称极紫外线的13.5nm极短波微影技术，才有能力进行极窄线宽的制程加工，也较既有准分子雷射光微影技术更有能力处理20 nm以下的精密加工尺寸。
 
EUV微影设备在光源上的优势，仍需搭配周边技术一同升级才能让极窄线宽加工目的实现，如光源、光学系统、光罩设计、光阻与曝光装置，各部份协同调校才能激发极短波长EUV光线家光的最大效益。光源部份EUV可透过高温、高密度之电浆取得，产出EUV光源再经过光学系统调整光型、照亮反射型光罩，经由投影光学系统产出成像于光阻表面，透过光阻之光反应形成欲蚀刻的线路图样。
 
在EDA软件、系统、光蚀刻技术已相继达到7纳米成品事产与量产要求，目前主要晶圆制造商台积电、Samsung、GlobalFoundries、Intel等制造或代工厂，已将10？7纳米甚至更高端制程节点制程技术开发，列入开发技术发展路线中，台积电号称2018年大举抢进7纳米时代制程、2020年规划导入5纳米制程；Samsung与Intel规划分别在2019、2020年进入7纳米制程。